数字频率合成器的设计

第4章 数字频率合成器的设计 随着通信、雷达、宇航和遥控遥测技术的不断发展，对频率源的频率稳定度、频谱纯度、频率范围和输出频率的个数提出越来越高的要求。为了提高频率稳定度，经常采用晶体振荡器等方法来解决，但它不能满足频率个数多的要求，因此，目前大量采用频率合成技术。

频率合成是通信、测量系统中常用的一种技术,它是将一个或若干个高稳定度和高准确度的参考频率经过各种处理技术生成具有同样稳定度和准确度的大量离散频率的技术。频率合成的方法很多，可分为直接式频率合成器、间接式频率合成器、直接式数字频率合成器( DDS)。直接合成法是通过倍频器、分频器、混频器对频率进行加、减、乘、除运算，得到各种所需频率。该方法频率转换时间快(小于100ns)。

锁相式频率合成器是利用锁相环（PLL）的窄带跟踪特性来得到不同的频率。该方法结构简化、便于集成，且频谱纯度高，目前使用比较广泛。

直接数字频率合成器（Direct Digital Frequency Synthesis简称： DDS）是一种全数字化的频率合成器，由相位累加器、波形ROM，D/A转换器和低通滤波器构成，DDS技术是一种新的频率合成方法，它具有频率分辨率高、频率切换速度快、频率切换时相位连续、输出相位噪声低和可以产生任意波形等优点。但合成信号频率较低、频谱不纯、输出杂散等。

这里将重点研究锁相式频率合成器。

4.1 数字频率合成器的设计任务

利用锁相环和中小规模集成电路设计并制作一个数字频率合成器，设计要求如下： 1、设计指标：

（1）要求频率合成器输出的频率范围fo?1kHz~99kHz； （2）频率间隔为?f?1kHz；

（3）基准频率采用晶体振荡频率，要求用数字电路设计，频率稳定度应优于10； （4）数字显示输出频率；

（5）频率调节采用计数方式，电路设计中要求有消抖动设计。 2、设计要求：

（1）要求设计出数字锁相式频率合成器的电路。

（2）数字锁相式频率合成器的各部分参数计算和器件选择。 （3）数字锁相式频率合成器的仿真与调试。 3、制作要求：

自行装配和调试，并能发现问题解决问题。测试主要参数：包括晶体振荡器输出频率；1/M分频器输出频率；1/N可编程分频器的测试；锁相环的捕捉带和同步带测试。

4、设计报告的撰写

写出设计与制作的全过程，具体要求详见4.4电子产品设计报告的撰写。 4.2 数字频率合成器的组成及工作原理 频率合成器是现代通信设备的重要组成部分，频率合成技术是将一个高稳定度和高准确度的基准频率经过四则运算，产生同样稳定度和准确度的任意频率。锁相式频率合成器，其优点是可以实现任意频率和带宽的频率合成，具有极低的相位噪声和杂散。是目前应用最为广泛的一种频率合成方法。

4.2.1 数字频率合成器的组成

数字锁相式频率合成器根据信道间隔和工作频率可分为直接式频率合成器和吞脉冲式频率合成器。

?41、直接式频率合成器

典型的直接式频率合成器组成框图如图4-1所示。它由参考振荡器、参考分频器、鉴相器（PD）、环路滤波器（LF）、压控振荡器（VCO）和可编程分频器等部分组成。

参 考振荡器 参考分频器（÷R）fR PD LFfN 可变分频器（÷N） fo VCOfo 频率控制编码

图4-1 直接式频率合成器组成框图

它仅在锁相环的反馈支路中插入一个可编程控制的分频器（N）。信号源产生一个标准的参考信号源，输出频率为fi，经过R 次分频后，得到频率为fR的参考脉冲信号。 且

fR?fiR，fR加至鉴相器。另一方面，压控振荡器产生频率为fo的信号，并经过可变分

频器的N 次分频后获得反馈信号，频率为fN。鉴相器（PD）输出相位误差信号，经过环路滤波器（LF）后，送到压控振荡器（VCO），调整其输出频率fo。在环路锁定时，鉴相器两输入的频率相同，同时压控振荡器输出经N次分频后得到频率为fN的脉冲信号，它们通过鉴相器进行比相。当环路处于锁定状态时，fR?fN?foN，则： fo?NfN?NfR。

显然，只要改变分频比N，即可达到改变输出频率fo的目的，从而实现了由fR合成fo的任务。在该电路中，输出频率点间隔?f?fR。这样，环中带有可变分频器的PLL就提供了一种从单个参考频率获得大量频率的方法。环中的N分频器用可编程分频器来实现，这就可以按增量fR来改变输出频率。这是组成锁相频率合成的一种最简便的方法。

2、吞脉冲式频率合成器

吞脉冲式频率合成器也称变模分频频率合成器。在直接式频率合成器中，VCO的输出频率是直接加在可编程分频器上的。目前可编程分频器还不能工作到很高的频率，这就限制了这种合成器的应用。加前置分频器后固然能提高合成器的工作频率，但这是以降低频率分辨力为代价的。若以减小参考频率fR的办法来维持原来的频率分辨力，这又将造成转换时间的加长。最好的办法在不改变频率分辨力的同时提高合成器输出频率的有效方法之一是采用变模分频器，也称吞脉冲技术。它的工作速度虽不如固定模数的前置分频器那么快，但比可编程分频器要快得多。吞脉冲式频率合成器组成框图如图4-2所示。

参 考振 荡 器 参考分频器（÷R）fR PD LF VCOfo fNMC模式控制逻 辑 双 模前置分频（÷P/P+1） N 计 数 器 A 计 数 器（吞食计数器） N0N1 NN-1 A0A1 AN-1 （频率控制编码）

图4-2 吞脉冲式频率合成器组成框图

为保证足够小的信道间隔和比较高的工作频率，可采用吞脉冲式数字锁相频率合成器。所谓“吞脉冲”技术，就是采用高速双模前置分频器，有两个分频模数，当模式控制为高电乎时分频模数为P+1，当模式控制为低电平时分频模数为P。双模分频器的输出同时驱动两个可编程分频器，它们分别是主计数器N和吞食计数器A，通常N计数（分频）器的级数大于 A计数器的级数，即 N＞A。并进行减法计数。模式控制信号由两个可编程分频器产生，工作过程如下：

双模分频器的输出同时驱动两个可编程分频器，它们分别预置在N和A，N、A计数器同时开始计数，并进行减法计数。在A和N未计数到零时，模式控制MC为高电平，前置分频比为P+1，双模分频器的输出频率为

fo(P?1)。在输入A(P十1)周期之后，A计数达到零，

将模式控制电平变为低电平，同时通过与门电路封锁A计数器的计数禁止端，使之停止计数，此时，N分频器还存有N-A。由于受模式控制低电平的控制。双模分频器的分频模数变为P，双模分频器的输出频率为

foP，再经(N-A)P个周期，N计数器也计数到零，输出低电平，

将两计数器重新赋于它们的预置值N和A，同时对鉴相器输出比相脉冲，并将模式控制信号恢复到高电平。

在一个完整的周期中输入的周期数为：

N??A(P?1)?(N?A)P?NP?A

fo?(NP?A)fN?NPfR?AfR

由此可见，合成频率点间隔为fR。

在这种采用变模分频器的方案中也要用可编程分频器，这时双模分频器的工作频率为合成器的工作频率fo，而两个可编程分频器的工作频率为

foP或

fo(P?1)。合成器的频率

分辨力仍为参考频率fR，这就在保持分辨力的条件下提高了合成器的工作频率，频率转换时间也没有受到影响。

吞脉冲式频率合成器的主要产品有MC145152、MC145156等，内部具有6位吞脉冲计数器。这种PLL可编程频率合成器的稳定度和准确度与基准频率相当，无额外误差，在通信领域有广泛的应用。

4.2.2 锁相环路的工作原理

锁相环（PLL）是一个相位误差控制系统，利用反馈控制原理实现频率及相位的同步技术。锁相环通过比较输入信号和压控振荡器输出频率之间的相位差，产生误差控制电压来调整压控振荡器的频率，以达到与输入信号同频。在环路开始工作时，通常输入信号的频率与压控振荡器未加控制电压时的振荡频率是不同的。由于两信号之间存在固有的频率差，它们之间的相位差势必一直在变化，鉴相器输出的误差电压就在某一范围内摆动。在这种误差电压控制之下，压控振荡器的频率也就在相应的范围之内变化。若压控振荡器的频率能够变化到与输入信号频率相等，便有可能在这个频率上稳定下来(当然只有在一定的条件下才可能这样)。达到稳定之后，输入信号和压控振荡器输出信号之间的频差为零，相位差不再随时间变化，误差控制电压为一固定值，这时环路就进入锁定状态。

1、锁相环路的组成

锁相环路的基本组成框图如图4-3所示。它由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成。其中，PD和LF构成反馈控制器，而VCO就是它的控制对象。

u ti( )( )ωi PD u td( ) LFu tc( ) VCOu to( ) ( )ωo

图4-3 锁相环路的基本组成框图

若输入信号ui(t)的频率?i和VCO振荡信号（即输出信号）uo(t)的频率?o不相等（此时称锁相环路处于失锁状态），由于两信号的相位差是频差的积分，故两信号之间必然存在

随时间变化的相位差。鉴相器对两信号的相位进行比较，输出一个与相位差成比例的误差电压ud(t)。该电压经LF（实际就是低通滤波器LPF）后，取出其中缓慢变化的直流或低频电压分量uc(t)作为控制电压。显然，uc(t)将随着相位差的变化作相应的变化。而uc(t)加到VCO的控制输入端，从而控制VCO的振荡频率，使其随uc(t)变化而变化，于是uo(t)与ui(t)的相位差不断减小，最终可能等于某一较小的恒定值，即二者的相位被“锁定”。容易理解，当相位被锁定后，输入信号频率?i与输出信号频率?o必然相等。

（1）鉴相器（PD）

鉴相器的组成框图如图4-4所示，它是一个相位比较装置。它把输入信号ui(t)和压控振荡器的输出信号uo(t)的相位进行比较，产生对应于两信号相位差的误差电压ud(t)。若PD为线性鉴相器，输出误差电压ud(t)可表示如下：

ud?Kd?e （?e??R??V）

其中Kd称为鉴相灵敏度，单位为V/rad 。

uR uV PD ud 图4-4 鉴相器的组成框图

一般可用模拟乘法器来实现鉴相器的功能。利用模拟乘法器组成的鉴相器电路如图4-5所示。

图4-5 模拟乘法器组成的鉴相器

设外界输入的信号电压ui(t)和压控振荡器输出的信号电压uo(t)分别为：

式中的?o为压控振荡器在输入控制电压为零或为直流电压时的振荡角频率，称为电路的固有振荡角频率。则模拟乘法器的输出电压ud为：

用低通滤波器LF将上式中的和频分量滤掉，剩下的差频分量作为压控振荡器的输入控制电压uc(t)。即uc(t)为：

式中的?i为输入信号的瞬时振荡角频率，?i(t)和?o(t)分别为输入信号和输出信号的

瞬时相位。

令?c(t)???t??i(t)??o(t)为两相乘电压的瞬时相位差。则：

ud(t)?Kdsin?c(t)

这就是相乘器作为鉴相器时的鉴相特性。可见它是正弦特性。 在锁相环中实际采用的鉴相电路有许多，这里只是把相乘器作为鉴相器的一个通用数学模型，供分析环路之用。

（2）环路滤波器（LF） 在锁相环路中，环路滤波器实际上就是一个低通滤波器，其作用是滤出除鉴相器输出的误差电压ud中的高频分量和干扰分量，得到控制电压uc，常用的环路滤波器有RC低通滤波器、无源比例积分滤波器及有源比例积分滤波器等。

图4-6 一阶RC低通滤波器 图4-6为一阶RC低通滤波器，它的传输函数为：

vc(t)1/j?C F1(j?)?vd(t)?R?1j?c?11?j??

式中，τ =RC为时间常数。

由此绘出一阶低通滤波器的幅频特性如图4-7所示。上限截止频率为fH，通频带

fBW?fH。

F1(jω) 3dB 0 ω fH 图4-7 一阶RC低通滤波器幅频特性

图4-8所示电路为较常用的滤波器，一般R2<< R1，其作用是减少高频信号的衰减，从而提高锁相环路的捕捉和跟踪（频率）范围，但抗高频干扰的性能下降。此类滤波器也称为比例积分滤波器。

InR1Out R2InR2CR12Out31C

（a）无源比例积分滤波器 （b）有源比例积分滤波器

图4-8 比例积分滤波器

（3）压控振荡器（VCO）

压控振荡器是振荡频率?V(t)受控制电压uc(t)控制的振荡器。实际上是一种电压-频率变换器。可以通过改变控制电压uc来改变压控振荡器的频率。压控振荡器频率?o随控制电压uc(t)变化的曲线称为压控特性曲线。压控特性曲线一般为非线性，如图4-9所示。

ωv ωr uC 图4-9 压控振荡器特性曲线

由此可见，在较大的变化范围之内，?o和uc成线性关系。此特性可用下列方程来表示，即：

?o??r?KVuc

这里KV是压控振荡器特性曲线的斜率，它表示单位控制电压可使压控振荡器角频率变化的大小，因此又称为压控振荡器控制灵敏度或增益系数，单位为rad/s?V。?r为压控振荡器的固有振荡角频率。

压控振荡器的电路形式很多，使振荡器的工作状态或振荡回路的元件参数受输入控制电压的控制，就可构成一个压控振荡器。在振荡器的振荡回路上并接或串接某一受电压控制的电抗元件后，即可对振荡频率实行控制。受控电抗元件常用变容二极管取代。变容管是利用半导体PN结的结电容受控于外加反向电压的特性而制成的一种晶体二极管，它属于电压控制的可变电抗器件。

图4-10所示电路为用变容二极管D1的电容Cj来调节振荡器的频率的电路，这是一种简单的压控振荡器。

图4-10 利用变容二极管组成的压控振荡器

对于图4-10中，若C1、C2值较大，C4又是隔直电容，容量很大，则振荡回路中与L相并联的总电容为：

变容二极管的电容量Cj取决于外加控制电压的大小，控制电压的变化会使变容管的Cj变化，Cj的变化会导致振荡频率的改变。

2、锁相环路的基本特性 （1）捕捉与锁定特性

若锁相环路原本处于失锁状态，由于环路的调节作用，最终进入锁定状态，这一过程，称环路捕捉过程。在没有干扰的情况下，环路一经锁定，其输出信号频率等于输入信号频率。

（2）自动跟踪特性

若环路原本处于锁定状态，由于温度或电源电压的变化，使VCO输出频率变化，或者输入信号频率变化，通过环路自动相位控制作用，使VCO相位（频率）不断跟踪输入信号的相位（频率），这个过程称跟踪过程，或同步过程。

由于锁相环路具有自动跟踪特性，所以它相当于一高频窄带滤波器，不但能滤除噪声和干扰，而且能跟踪输入信号的载频变化，可以从有噪声背景的输入已调波信号中提取出纯净的载波。

（3）锁相环路的捕捉带与同步带

环路能捕捉的最大起始频差范围称捕捉带或捕捉范围，记作Δfp。 环路所能跟踪的最大频率范围称同步带，记作ΔfH。 当?f0＞?fP时，环路将不能锁定。 当?f0＞?fH时，环路将不能跟踪。 一般有?fH＞?fP。

3、常用集成锁相环路CD4046简介

过去的锁相环大多采用分立元件和模拟电路构成，随着集成电路技术的发展，锁相环路也实现了集成化、单片化，而且性能可靠、使用方便，因此广泛应用于广播通信、电视、音响、雷达、自动控制、遥控遥测、精密仪器等方面。CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V－18V），输入阻抗高(约100MΩ)，动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。

CD4046是带有RC型VCO的锁相环路，属于低频锁相环路。采用 16 脚双列直插式，图4-11为CD4046的内部功能框图和构成锁相频率合成器时的外围元件连接图。从图中可以看出，CD4046主要由相位比较Ⅰ、Ⅱ、压控振荡器（VCO）、线性放大器、源跟随器、整形电路等部分构成。芯片内含有一个低功耗、高线性VCO，两个工作方式不同的鉴相器PDI和PDII，A1为PDI和PDII的公用输入基准信号放大器，源跟随器A2与VCO输入端相连是专门作FM解调输出之用的，此外还有一个6V左右的齐纳稳压管。

各引脚功能如下：

1脚相位输出端，环路入锁时为高电平，环路失锁时为低电平。2脚相位比较器Ⅰ的输出端。3脚比较信号输入端。4脚压控振荡器输出端。5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。6、7脚外接振荡电容。8、16脚电源的负端和正端。9脚压控振荡器的控制端。10脚解调输出端，用于FM解调。11、12脚外接振荡电阻。13脚相位比较器Ⅱ的输出端。14脚信号输入端。15脚内部独立的齐纳稳压管负极。

14ui( )fi16VDDA1PDI213Text3uv( )fv46Ct71112R4R585VCOPDII1R19R2R3A210C15

图4-11 CD4046的内部组成框图

（1）鉴相器PDI和PDII

CD4046芯片内的鉴相器PDI是一个数字逻辑异或门，由于CMOS门输出电平在0～VDD之间变化。所以只要用简单的积分电路就可以取出平均电平，因而使锁项环路的捕捉范围加大。该鉴相器主要应用在调频波的解调电路中。PDII是一个由边沿控制的数字比相器和互补CMOS输出结构组成的三态输出式鉴相器。由于数字比相器仅在ui和uv的上跳边沿起作用，因而该鉴相器能接收任意占空比的输入脉冲，即非常窄的脉冲。

PDII的工作过程可用图4-12所示波形图来表示。14脚ui信号出现上跳变时，13脚也上跳输出高电平，3脚uv信号出现上跳变时，13脚下跳输出低电平；ui、uv同时触发时，13脚呈现高阻状态。因此，PDII可以使uv和ui严格同步，它常被应用在锁相频率合成器中。采用PDII的锁项环其锁定范围等于捕捉范围，与环路滤波器关系不大。

PDII的直流输出电压Ud应为13脚波形在一周期内的平均值。

v ui( )fiuv( )fvUdui超前uvui滞后uvui与uv同步

图4-12 CD4046鉴相器PDII的输入与输出波形 （2）压控振荡器VCO

CD4046内部的VCO是一个电流控制型振荡器，其振荡频率与控制电压Ud之间的关系可以用下式表示：

fo?Ud?UGSVDD?2UDS ?8R3Ct8R4Ct式中VGS为耗尽型NMOS三极管的源栅间导通压降，约0.5左右，VDS为耗尽型PMOS管的

漏源饱和压降，约为1V左右。式中的第二项为常数项，也就是VCO的最低振荡频率fomin。当R4的增大到12脚开路时，fomin减小至零。式中第一项为Ud的函数，当R3＞10k?时。f0与Ud基本呈直线性关系。

VCO的fomin与Ct及R4的关系可用图4-13所示曲线表示。由图中可知，若已知fomin、VDD，且确定R4以后，就可以从图中曲线查得所需Ct值。

10fomin6VDD=5VVDD=10VVDD=15VR4=10kΩ100kΩ1MΩ210 PF310 PF410 PF510 PF1051041031021011110 PFCt

图4-13 fomin与Ct及R4的关系

当Ud =VDD时，VCO维持在最高振荡频率fomax

fomax?VDD?UGS?fomin

8R3Ct已知fomin、fomax和Ct以后，就可以由上式中求得R3值。实践中，为微调f0的范围，R3

往往采用一只固定电阻和一只可调电阻相串联。

CD4046内部还有线性放大器和整形电路，可将14脚输入的100mV左右的微弱输入信号变成方波或脉冲信号送至两相位比较器。源跟踪器是增益为1的放大器，VCO的输出电压经源跟踪器至10脚作FM解调用。齐纳二极管可单独使用，其稳压值为5V，若与TTL电路匹配时，可用作辅助电源。

4.2.3 参考振荡器的工作原理

参考振荡器可采用门电路（74LS系列或CD系列）与标称石英晶体构成振荡器。石英晶

体振振器的电路符号、等效电路、电抗曲线如图4-14所示。

图4-14 石英晶体振振器的电路符号、等效电路、电抗曲线

从石英晶体谐振器的电抗特性可以看出，在串、并联谐振频率之间很狭窄的工作频带内，它呈电感性。因而石英振荡器可以工作于感性区，也可以工作于串联谐振频率上，但不能使用容性区。

根据晶体在振荡电路中的不同作用，振荡电路可分为两类：一类是石英晶体在电路中作为等效电感元件使用，这类振荡器称为并联型晶体振荡器；另一类是把石英晶体作为串联谐振元件使用，使它工作于串联谐振频率上，称为串联型晶体振荡器。

图4-15 串联谐振型晶体振荡器

图4-15是工作于串联谐振状态的TTL门电路振荡器，当电路频率为串联谐振频率时，晶体的等效电抗接近零（发生串联谐振），串联谐振频率信号最容易通过N1、N2闭环回路，这个频率信号通过两级反相后形成反馈振荡，晶体同时也担任着选频作用。也就是说在工作于串联谐振状态的振荡电路，它的频率取决于晶体本身具有的频率参数。

图4-16 并联谐振型晶体振荡器

图4-16是工作于并联谐振状态的CMOS门电路振荡器，晶体等效一个电感（晶体工作于

串联谐振频率与并联谐振频率之间时，晶体呈电感性）与外接的电容构成三点式LC振荡器，通过外接的电容可对频率进行微调。

电阻R接在反相器N3的输入与输出端，其目的是将N3偏置在线性放大区，反相器成为具有很强放大能力的放大电路，一般电阻R的取值为1M～30 M?。

N3放大器的输出端信号通过晶体、C1、C2构成π型选频反馈网络，返回N3放大器的输入端，形成反馈振荡，由此可见它的振荡频率是由π型谐振电路所决定的（当然，主要还是晶体所决定）。反馈系数由C1、C2之比决定。根据晶体外接电容的要求，可选C1=C2=24pF。晶体XTAL的频率选4.096MHz（该频率点附近的频率稳定度较高）。即 U1与Rf 、晶体、C1、C2构成电容三点式振荡电路，产生一个近似正弦波的波形。为防止负载电路对振荡电路的干扰和提高带载能力，N3输出信号需再通过N4的缓冲、放大整形接到负载，输出变为矩形波。

4.2.4 参考分频器的工作原理

1、二-五-十进制计数器74390逻辑符合和逻辑功能

图4-17中的计数器为二－五－十进制异步计数器，在一片74LS390集成芯片中封装了2个二－五－十进制的异步计数器。所谓二－五－十进制异步计数器是由一个二进制计数器和一个五进制计数器组合而成的，每个二－五－十进制分别有各自的清零端CLR。图4-17(a)、(b)是74390管脚图和惯用逻辑符号。

1CP011CLR21Q031CP141Q151Q261Q37GND8（a）74LS39016VCC152CP0142CLR132Q0122CP1112Q1102Q292Q32CP02CP12CLR2Q02Q12Q22Q31CP01CP11CLR1Q01Q11Q21Q3（b）

图4-17 74390的管脚图及惯用逻辑符号

73LS390各个输入/输出端的作用：

1CP0二进制计数器时钟输入端：下降沿有效。

1CP1五进制计数器时钟输入端：下降沿有效。

1CLR清零端：高电平有效。当CLR=1时，输出1Q31Q21Q11Q0?0000。

Q3、Q2、Q1、Q0为计数器的输出端：其中Q0是独立的，是二进制计数器的输出端；

Q3Q2Q1是五进制计数器的输出端。如需实现十进制计数器功能应将Q0与CP1相连或将Q3与CP0相连。这两种连接方式是构成的十进制计数器计数的结果相同，但其编码结果不同，如图4-18。

CPCPQ0Q1Q2Q3Q3Q2Q1Q0Q1Q2Q3Q0Q0Q2Q1Q300000001001000110100010101100111100010010000000100100011010010001001101010111100(a)(b)

图4-18 74390两种连接方法的工作时序图

2、由两片74390计数器构成4000分频器电路，产生1KHz基准参考信号。

电路接线图如图4-19所示。图中输入信号为4MHz方波信号，输出为1KHz方波信号。

图4-19 74390构成4000分频器

4.2.5 可变分频器和分频比控制器的工作原理 1、可逆计数器CD4510

CD4510是4位加/减法的十进制计数器，计数器的方向由控制输入端U/D控制。当U/D为高电平时，则为加法计数器，当U/D为低电平时，则为减法计数器。

图4-20是CD4510的管脚图及惯用逻辑符号。

PL1Q4D423CD451016VDD15CP14Q313D312D211Q210D/U9MR（a）1PL5CE9MR10D/U15CP4Q16Q211D14CE5Q16TC7GND814CD4510Q3DQ21412D213D33D4TC7（b）

图4-20 CD4510管脚图及惯用逻辑符号

CD4510各管脚功能见表4-1。

表4-1 CD4510 功能表 1 5 10 15 PL LD置数控制端，高电平有效 CE 计数控制端，CE=1不计数，CE=0计数 D/U CP 加减法计数控制端，D/U=1时，为加法。D/U=0时为减法 时钟输入端 9 7 MR CR异步清零端，高电平有效 进位、借位输出端，当加计数到9 ，输出一个进位负脉冲。当减计数到0，输出一个借位负脉冲。 TC D3、D2、D1、D0为预置数据输入端。 Q3、Q2、Q1、Q0为计数器输出端。

图4-21是CD4510的工作时序图。

CLKCEU/DMRPLD0D1D2D3Q1Q2Q3Q4012345678987654321009670

图4-21 CD4510工作时序图

2、用CD4510设计99分频器

图4-22中由两片CD4510构成，预置数为99（个位预置数为9，十位预置数为9），时钟信号为99KHz，当经过99个时钟后，个位和十位计数器都减到0时，电路产生一个高电平信号送入两个计数器的PL端，将输入预置数据端的数“99”再预置到计数器中，进行又一轮的减法计数。因此，若Is信号输入为99KHz，则经过99分频器后，在PL端得到1KHz的信号。

1s信号入10011PL5CE9MR10D/U15CPQ16Q2111010&14CD4510Q3（个位）4DQ42112D2TC713D33D41PL5CE9MR10D/U15CPCD4510（十位）4D112D213D33D4Q16Q211Q314Q4TC27&&&图

4-22 99分频器电路

3、1～99分频比控制器电路的设计

图4-22所示的电路中，其置数端的数值D4D3D2D1（如1001）是固定的，若要设计分频比可变的分频器，则其所置入到D4D3D2D1的数值应也是可变的，因此可以在可变分频器的置数端前级加上分频比控制器，分频比控制器可以由计数器来实现，图4-23中分别两位十进制计数器74390实现个位和十位从0～9的加法，即实现从01～99的可变置数，通过按键的按动从而实现1～99的分频控制器电路。

1PL5CE9MR10D/U15CP1PL5CE9MR10D/U15CPCD4510（十位）4D112D213D33D4&Q16Q211Q16Q211Q314Q4TC27&&&1s信号入14CD4510Q3（个位）4DQ42112D2TC713D33D4按键及消抖动电路1CP01CP11CLR1Q01Q11Q21Q3按键及消抖动电路2CP02CP12CLR2Q02Q12Q22Q3 图4-23 1～99分频器电路

4.2.6 消抖动电路的工作原理（基本RS触发器构成的开关消抖动电路）

基本RS触发器虽然电路简单，但具有广泛的用途。图4-24（a）是在时序电路中广泛应用的消抖动开关电路的原理电路。

10K10KR&S&QQ(a)(b)VCCRKS图4-24 消抖动开关电路 （a）原理电路图 （b）输入、输出波形 通常使用的开关一般是由机械接触实现开关的闭合和断开，由于机械触点存在弹性，这就决定了当它闭合时产生反弹的问题，反映在电信号上将产生不规则的脉冲信号，如图4-24（b）。

消抖动电路的工作原理如下：当开关向下时，R为高电平，S通过开关触点接地，但由于机械触点存在着抖动现象，S端不是一个稳定的低电平，而是有一段时高时低的不规则脉冲出现。但当开关打下的瞬间，S为低电平，此时R?1，S?0，触发器置“1”，输出

Q?1。由于开关的抖动使得开关可能又迅速地弹起，此刻S立刻变为高电平，即R?1，

SD?1，此时刻触发器为保持状态，保持前一时刻的输出高电平状态，即Q?1。所以尽管

输入由于开关的抖动使电信号产生了不稳定的脉冲，但输出波形却为稳定的无瞬时抖动的脉冲信号。

4.2.7 数码显示电路的工作原理

图4-25 译码显示电路

数码显示电路如图4-25所示。由共阴极七段数码器LC5011和显示译码器CD4511构成。图4-26为LC5011的管脚图和逻辑符号。4-27为CD4511的管脚图和逻辑符号。

图4-26 LC5011管脚图和逻辑符号 图4-27 CD4511管脚图和逻辑符号

CD4511的功能真值表如表4-2所示。

表4-2 CD4511功能真值表

LT 1 1 1 1 1 1 1 1 1 1 0 1 1 BL LE D C B A a b c d e f g 1 1 1 1 1 1 1 1 1 1 ? 0 1 0 0 0 0 0 0 0 0 0 0 ? ? 1 0 0 0 0 0 0 0 0 1 1 ? ? ? 0 0 0 0 1 1 1 1 0 0 ? ? ? 0 0 1 1 0 0 1 1 0 0 ? ? ? 0 1 0 1 0 1 0 1 0 1 ? ? ? 1 1 1 1 1 1 0 0 1 1 0 0 0 0 1 1 0 1 1 0 1 1 1 1 1 0 0 1 0 1 1 0 0 1 1 1 0 1 1 0 1 1 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 * 4.3 数字频率合成器的设计

数字频率合成器的设计指标要求如下：

（1）要求频率合成器输出的频率范围fo?1kHz~99kHz； （2）频率间隔为?f?1kHz；

（3）基准频率采用晶体振荡频率，要求用数字电路设计，频率稳定度应优于10； （4）数字显示输出频率；

（5）频率调节采用计数方式，电路设计中要求有消抖动设计。

1、首先，根据课题给定的设计指标要求，确定系统设计框图。由于系统工作频率较低，因此可以选择直接式频率合成方案。根据要求，选择频率合成器电路设计方案如图4-28所示。

?4

参 考振 荡 器 参考分频器（÷R）fR PD LFfN 可变分频器（÷N） fo VCOfo 数码显示器显示译码器计数脉冲 分频比控制计数器

图4-28 直接式数字频率合成器系统框图

2、然后，根据系统框图，确定各个单元电路的结构，并进行元器件选择和参数计算。 （1）集成锁相环路PLL及外接振荡元器件

根据设计指标要求，集成锁相环路可选为CD4046，它包含PD和VCO，最高工作频率为1.4MHz，满足设计要求。

CD4046的内部组成框图及外接元件电路如图4-11所示。作为频率合成器时，3、4端之间应插入可变分频器N。

根据设计要求，有fomax=99kHz，fomin=1kHz。CD4046内部的VCO是一个电流控制型振荡器，查资料，其振荡频率与控制电压Ud的关系

fo?Ud?UGSVDD?2UDS?8R3Ct8R4Ct

式中VGS为耗尽型NMOS三极管的源栅间导通压降，约0.5V左右，VDS为耗尽型PMOS

管的漏源饱和压降，约为1V左右。式中的第二项为常数项，也就是VCO的最低振荡频率fomin。

fomin?VDD?2UDS

8R4Ct取电源电压VDD=5V。取Ct=100pF，如f=1KHz，则R4=3.3MΩ，但VCO频率范围应小于1KHz，取R4=22MΩ。

当Ud =VDD时，VCO维持在最高振荡频率fomax

fomax?因此可得：

VDD?UGS?fomin8R3Ct

R3?VDD?UGS8Ct(fomax?fomin)

5?0.58?100?10?12?(99?1)?103?58(kΩ)

（2）参考频率和环路滤波器

?由于设计指标要求频率间隔为?f?1kHz，因此选择参考频率fR??f?1kHz。 设环路滤波器的上限截止频率为fH，从滤波的角度考虑，应有fR =(5～10) fH。 若选简单RC低通滤波器，则有：

fH?3

12πRC

取fR=1×10=10 fH=10/(2?RC)，则RC=1/(200?)≈1.6（ms）。若取C=0.033?F，则R≈48.48（k?）。最终取R1=51k?。这里选RC比例积分滤波器作环路滤波器，R2 ＜＜R1，则取C=0.033?F，R1=51k?，R2=5.1k?。

（3）参考振荡器

参考振荡器电路提供一个频率稳定的、准确的4MHZ的方波信号。

振荡器电路选用晶体振荡电路，不使电路具有更高的Q值，以提高频率的稳定性。又由于CMOS电路输入阻抗极高，选用CMOS与非门构成参考振荡器。为适应低电压工作条件，采用74HC系列。电路如图4-29所示。Rf为反馈电阻，它的作用是保证在静态时，非门U1能工作在其电压传输特性的转折区—线性放大区，构成使反相器成为具有很强放大能力的放大电路，Rf常取10-100 M?，较高的反馈电阻有处于提高振荡频率的稳定性，选Rf=22M?。晶体、C1、C2构成π型选频反馈网络，电路只能在晶体谐振频率处产生振荡，反馈系数由C1、C2之比决定。根据晶体外接电容的要求，可选C1=C2=24pF。晶体XTAL的频率选4.096MHz（该频率点附近的频率稳定度较高）。即 U1与Rf 、晶体、C1、C2构成电容三点式振荡电路，产生一个近似正弦波的波形。U2是整形缓冲用反相器，经U2整形后，输出变为矩形波，同时U2可以隔离负载对振荡电路的影响。

XTAL1U11U21OutR1C1C2

图4-29 参考振荡器电路

（4）参考分频器

现在要将4MHz的参考振荡频率分频为1kHz，因此分频比R=4000（=10×10×10×4），即用3个十进制计数器和1个四进制计数器级联来实现。

通常实现分频器的电路是计数器电路，因此可以选74LS390为参考分频器。 （5）可变分频器

由于最大可变分频比N=99，且输出方式为十进制方式，因此，可变分频器N应选初始值可预置的十进制计数器。需要两级这样的计数器可选2片CD4510作为可变分频器。

CD4510是初始值可预置BCD码加减法计数器，要实现f从1-99KHz，分频比N为1-99，采用预置端和清零端来做N进制计数器。预置数就采用分频比控制计数器个位和十位输出的数据。

如果采用加法，如预置数为60~99复位置数，这时N=99-60+1=40进制，不符合设计要求，显示频率就与锁相环路实际输出的信号频率不同。

由于初始值输入端数据同时也作为VCO输出结果译码显示的输入数据，考虑到二者的一致性，计数器应选减法计数器。这样数码管显示的值就是输出信号的频率。

（6）分频比控制计数器及消抖动电路

分频比控制计数器是用来产生可变分频器所需要的分频比N。选用1片74L390（含两级十进制计数器）构成频率调节电路，另用一开关电路来控制计数脉冲的通断。

另外，通常使用的开关是由机械触点实现开关的闭合和断开，由于机械触点存在弹性，闭合后会产生反弹，为了得到稳定的信号，增加消抖动电路。消抖动电路可以用RS触发器或者门电路（如74LS00）构成。

（7）显示译码器和数码显示器

显示电路用来显示输出频率数值，由于fi=1KHz，N分频后fo=Nfi=N（KHz），因此分频比N即为此数值（单位：kHz），故可将可变分频器初始值数据作为译码器输入数据。分频比控制计数器个位和十位输出的数据同时也是译码器的输入数据。

显示器件可以选用LED共阴极数码管，显示译码器选用CD4511与之配合。

3、在完成电路的初步设计后，再对电路进行仿真调试，目的是为了观察和测量电路的性能指标并调整部分元器件参数，从而达到各项指标的要求。

4.4 电子产品设计报告的撰写

电子产品设计报告是对学生综合和撰写技术总结报告能力的重要训练，同时也可以提高学生的文字组织和语言表达能力，并将实践训练的内容上升到理论的高度，有利于提高学生学活、用活理论知识、运用所学知识来解决实际问题的能力和创新意识的培养，也为后续毕业设计及毕业设计论文的撰写做好铺垫。

电子产品设计报告一般包括绪论、工作原理、电路设计、电路安装和调试、结论、参考文献等几个部分。

绪论主要介绍电子产品设计的背景，国内外的研究现状，研究的目标，设计指标要求等。 工作原理主要介绍设计电路的系统组成，各单元电路的工作原理。

电路设计主要写出设计方案及比较，可行性分析，画出系统设计框图和电路原理图，各单元电路的结构设计及元器件的参数选择，列出电路设计的元器件清单，并给出主要元器件介绍。

电路安装和调试中主要介绍安装的方法、注意事项、选用的测试仪器仪表、测试步骤、测试结果、故障分析和排除，并对测试结果进行分析和比较。

结论中主要给出在电子产品设计、安装及调试整个过程中的心得，完成情况，优缺点，存在的不足和需要改进的地方。

参考文献需要列出在电子产品设计、安装及调试整个过程中参考的资料、文献等。 电子产品设计报告的格式要求具体见附录四。

本文来源：https://www.bwwdw.com/article/3716.html