PCB设计---PCIE设计总结

PCIE的PCB设计总结

封装：

常见的PCIE连接器有X1、X4、X8、X16，其中数字代表的是有多少条lane，例如X1,表示1条lane，即1对接收差分信号和1对发送差分信号。不同连接器的管脚数量不同，如下图，为X8连接器。通过管脚号，可以判断是哪种slot,其中：

PCIeX1(A18B18)---1条lane；PCIeX4(A32B32)---4条lane； PCIeX8(A49B49)---8条lane；PCIeX16(A82B82)---16条lane；

PCIE速率：

PCIE信号属于高速数字信号，版本越高，速率越高，目前的服务器和主板上比较常见的是PCIE3.0。PCIE速率见下表；

PCI Express

Introduced Line Transfer Throughput[i]

version code rate[i] ×1 ×2 ×4 ×8 ×16

1 2003 8b/10b 2.5 GT/s 250 MB/s 0.50 GB/s 1.0 GB/s 2.0 GB/s 4.0 GB/s

2 2007 8b/10b 5.0 GT/s 500 MB/s 1.0 GB/s 2.0 GB/s 4.0 GB/s 8.0 GB/s

3 2010 128b/130b 8.0 GT/s 984.6 MB/s 1.97 GB/s 3.9

4 GB/s 7.88 GB/s 15.8 GB/s

4 2017 128b/130b 16.0 GT/s 1969 MB/s 3.94 GB/s 7.88 GB/s 15.7

5 GB/s 31.5 GB/s

5 expected in

Q2

2019[33]

128b/130b 32.0 GT/s[ii] 3938 MB/s 7.88 GB/s 15.75 GB/s 31.51 GB/s 63.0 GB/s

在设计PCIE时，要满足SI要求，接下来以slot的设计为例，对PCB布局、布线进行说明。

布局

1.AC电容靠近接口摆放；

2.尽量减小Stub；如下图，PCIe接口摆放在TOP，此时AC电容摆放在BOTTOM层，PCIe到电容的连线就没有Stub；

3.Bottom层器件焊盘到接口焊盘间距3mm，满足波峰焊；

布线

1. 常见阻抗控制为85OHM，也有按100欧姆控制阻抗；

2. PCIE走线层面，优选Stub最短的层面；

3. 对链路上阻抗不连续点进行优化---挖孔的反焊盘、AC电容的

焊盘、加回流地过孔；

其中AC电容焊盘挖掉相邻层即可，同时注意其他信号不要跨挖空区域，详见下图：

1：对孔进行挖反焊盘处理；2：对AC电容挖盘处理；3.过孔换层处加回流地孔；

位等长，如下图：

5. 对内等长要求，参考下图设计：

L严格等于3W；

当只有一个凸起时，H严格等于差分线耦合间距；

当有多个凸起时，H可以小于等于差分线耦合间距；

不允许H大于差分线耦合间距；

多个凸起时，凸起要连续，连续长度不超过200mil；

在靠近长度不一致处补偿长度差；

6. 收发分开走线，TX-TO-TX建议4H以上；TX-TO-RX，建议6H

以上；其他信号线、电源线、铺铜、过孔，距离PCIe信号线尽量6H以上；

7. 高速信号线上不允许加ICT测试点；

8. 如果Stub比较长，建议背钻处理；

9. 在有些设计中，高速线要求走10度线，例如Intel平台服务

器及周边板卡；

10.其他优化建议：丝印不要上线路；

其他---Mini PCIE接口，注意PCIE信号优化：

PCIE板卡：

PCIe板卡根据尺寸分，有大卡和小卡；根据所接入的Slot，板卡金手指分别有X1、X4、X8、X16的PCIe的板卡，板卡厚度1.6mm，尺寸偏差太大将无法插入Slot：

不同金手指的PCIe板卡，PCIe也具有兼容性，例如X1的可以插在X16上使用，只能实现1条lane信号传输；同时注意PCIe版本问题；

2018/5/2

本文来源：https://www.bwwdw.com/article/zqci.html