《计算机系统的体系结构》课后答案_李学干_清华大学出版社

《计算机系统的体系结构》课后答案1-8章

第1章 计算机系统结构的基本概念

1、有一个计算机系统可按功能分成4级，每级的指令互不相同，每一级的指令都比其下一级的指令在效能上强M倍，即第i级的一条指令能完成第i-1级的M条指令的计算量。现若需第i级的N条指令解释第i+1级的一条指令，而有一段第1级的程序需要运行Ks，问在第2、3和4级上一段等效程序各需要运行多长时间？

答：第2级上等效程序需运行：(N/M)*Ks。第3级上等效程序需运行：(N/M)*(N/M)*Ks。第4级上等效程序需运行：(N/M)*(N/M)*(N/M)*Ks。

2、硬件和软件在什么意义上是等效的？在什么意义上又是不等效的？试举例说明。

答：软件和硬件在逻辑功能上是等效的，原理上，软件的功能可用硬件或固件完成，硬件的功能也可用软件模拟完成。只是反映在速度、价格、实现的难易程度上这两者不同。

3、试以实例说明计算机系统结构、计算机组成与计算机实现之间的相互关系与影响。

答：计算机系统结构、计算机组成、计算机实现互不相同，但又相互影响。 （1）计算机的系统结构相同，但可采用不同的组成。如IBM370系列有115、125、135、158、168等由低档到高档的多种型号机器。从汇编语言、机器语言程序设计者看到的概念性结构相同，均是由中央处理机/主存，通道、设备控制器，外设4级构成。其中，中央处理机都有相同的机器指令和汇编指令系统，只是指令的分析、执行在低档机上采用顺序进行，在高档机上采用重叠、流水或其它并行处理方式。

（2）相同的组成可有多种不同的实现。如主存器件可用双极型的，也可用MOS型的；可用VLSI单片，也可用多片小规模集成电路组搭。

（3）计算机的系统结构不同，会使采用的组成技术不同，反之组成也会影响结构。如为实现A:=B+CD:=E*F,可采用面向寄存器的系统结构，也可采用面向主存的三地址寻址方式的系统结构。要提高运行速度，可让相加与相乘并行，为此这两种结构在组成上都要求设置独立的加法器和乘法器。但对面向寄存器的系统

结构还要求寄存器能同时被访问，而对面向主存的三地址寻址方式的系统结构并无此要求，倒是要求能同时形成多个访存操作数地址和能同时访存。又如微程序控制是组成影响结构的典型。通过改变控制存储器中的微程序，就可改变系统的机器指令，改变结构。如果没有组成技术的进步，结构的进展是不可能的。 综上所述，系统结构的设计必须结合应用考虑，为软件和算法的实现提供更多更好的支持，同时要考虑可能采用和准备采用的组成技术。应避免过多地或不合理地限制各种组成、实现技术的采用和发展，尽量做到既能方便地在低档机上用简单便宜的组成实现，又能在高档机上用复杂较贵的组成实现，这样，结构才有生命力；组成设计上面决定于结构，下面受限于实现技术。然而，它可与实现折衷权衡。例如，为达到速度要求，可用简单的组成但却是复杂的实现技术，也可用复杂的组成但却是一般速度的实现技术。前者要求高性能的器件，后者可能造成组成设计复杂化和更多地采用专用芯片。

组成和实现的权衡取决于性能价格比等因素；结构、组成和实现所包含的具体内容随不同时期及不同的计算机系统会有差异。软件的硬化和硬件的软件都反映了这一事实。VLSI的发展更使结构组成和实现融为一体，难以分开。 4、什么是透明性概念？对计算机系统结构，下列哪些是透明的？哪些是不透明的？

存储器的模m交叉存取；浮点数据表示；I/O系统是采用通道方式还是外围处理机方式；数据总线宽度；字符行运算指令；阵列运算部件；通道是采用结合型还是独立型；PDP-11系列的单总线结构；访问方式保护；程序性中断；串行、重叠还是流水控制方式；堆栈指令；存储器最小编址单位；Cache存储器。 答：透明指的是客观存在的事物或属性从某个角度看不到。

透明的有：存储器的模m交叉存取；数据总线宽度；阵列运算部件；通道是采用结合型还是独立型；PDP-11系列的单总线结构；串行、重叠还是流水控制方式；Cache存储器。

不透明的有：浮点数据表示；I/O系统是采用通道方式还是外围处理机方式；字符行运算指令；访问方式保护；程序性中断；堆栈指令；存储器最小编址单位。 P.S.

属于计算机系统结构的属性有：数据表示、寻址方式、寄存器组织、指令系统、

存储组织、中断机构、I/O结构、保护机构等。

属于组成的属性有：数据通路宽度、专用部件设置、功能部件并行度、控制机构的组成方式，可靠性技术等。它着眼于机器内各事件的排序方式，控制机构的功能及部件间的关系。

属于实现的属性有：部件的物理结构、器件、模块的划分与连接、微组装技术、信号传输技术等，它着眼于器件技术和微组装技术。 5、从机器（汇编）语言程序员看，以下哪些是透明的？

指令地址寄存器；指令缓冲器；时标发生器；条件寄存器；乘法器；主存地址寄存器；磁盘外设；先行进位链；移位器；通用寄存器；中断字寄存器。 答：透明的有：指令缓冲器、时标发生器、乘法器、主存地址寄存器、先进先出链、移位器

6、下列哪些对系统程序员是透明的？哪些对应用程序员是透明的？ 系列机各档不同的数据通路宽度；虚拟存储器；Cache存储器；程序状态字；“启动I/O”指令；“执行”指令；指令缓冲寄存器。

答:对系统程序员透明的有：虚拟存储器；Cache存储器；程序状态字； 对应用程序员透明的有：系列机各档不同的数据通路宽度；“启动I/O”指令；“执行”指令；指令缓冲寄存器。

该题答案纯属本人个人见解。对系统程序员透明是否意味着有计算机系统结构透明，而对应用程序员透明则对应着对计算机组成透明呢？----lanjing 以下摘自南京大学出版社出版，李学干主编的辅导书

分析系统程序员是编写诸如操作系统、编译程序等各种系统软件的人员。应用程序员是指利用计算机及所配的系统软件支持来编写解决具体应用问题的程序员。他们都可以使用汇编语言或机器语言来编写程序，当然也可以用高级语言来编写程序。所以，对系统程序员或应用程序员不透明的，应包括计算机系统结构所包含的方面。而属全硬件实现的计算机组成所包含的方面，如系列机各档不同的数据通路宽度、Caceh存储器、指令缓冲寄存器等，无论是对系统程序员，还是对应用程序员都应当是透明的。对目前高性能计算机系统来讲，大多数都是多用户环境，应用程序(也称算态、目态或用户态程序)中是不允许使用管态(也称系统态、监督态)中所用的特权指令。

例如，大型多用户系统中，程序状态字是用于反映计算机系统在当前程序的各种关键状态(它并不是IBM PC计算机那种狭义的所谓程序状态字)，它是操作系统用于管理计算机系统资源及其使用状况的，用户不能直接对程序状态字内容进行读、写和访问的，只能由系统来管理。“启动I/O”指令是大型机中的一种管态指令，属于特权指令，只能在操作系统程序中使用(见教材中第3章的3.4.1节所介绍)。用户程序是不能用它来直接启动I/O通道和设备的。虚拟存储器(参看教材第4章4.1.3节)是一个主存-辅存两级存储层次。它对应用程序是完全透明的，使应用程序不必作任何修改就可以在系统上运行。但是，在操作系统中必须配置有相应的管理软件，能对其虚实外部地址的映象和变换、程序的换道、程序由辅存调入主存、主存页面的替换、存储保护等进行管理，所以对系统程序员来说是不透明的。“执行”指令(参看教材中第5章5.1.2节)是IBM370等系列机上用于解决程序在执行过程中不准修改指令，又允许将指令放在操作数区中做修改，以满足指令在执行过程中允许修改的要求。这种指令无论是用户程序，还是系统程序，都希望可以被使用的，所以，“执行”指令应设计成对应用程序和系统程序都是不透明的。

解答系列机各档不同数据通路宽度、Cache存储器、指令缓冲寄存器属计算机组成，对系统程序员和应用程序员都是透明的。虚拟存储器、程序状态字、“启动I/O”指令，对系统程序员是不透明的，而对应用程序员却是透明的。“执行”指令则对系统程序员和应用程序员都是不透明的。

7、想在系列机中发展一种新型号机器，你认为下列哪些设想是可以考虑的，哪些则不行的？为什么？

（1）新增加字符数据类型和若干条字符处理指令，以支持事务处理程序的编译。 （2）为增强中断处理功能，将中断分级由原来的4级增加到5级，并重新调整中断响应的优先次序。

（3）在CPU和主存之间增设Cache存储器，以克服因主存访问速率过低而造成的系统性能瓶颈。

（4）为解决计算误差较大，将机器中浮点数的下溢处理方法由原来的恒置“1”法，改为用ROM存取下溢处理结果的查表舍入法。

（5）为增加寻址灵活性和减少平均指令字长，将原等长操作码指令改为有3类

不同码长的扩展操作码；将源操作数寻址方式由操作码指明改成如VAX-11那种设寻址方式位字段指明。

（6）将CPU与主存间的数据通路宽度由16位扩展成32位，以加快主机内部信息的传送。

（7）为减少公用总路线的使用冲突，将单总线改为双总线。 （8）把原0号通用寄存器改作堆栈指示器。 答：可以考虑的有：13467。不可以考虑的有：258。 原则很简单，看改进后能否保持软件的可移植性。 P.S.

为了能使软件长期稳定，就要在相当长的时期里保证系统结构基本不变，因此在确定系列结构时要非常慎重。其中最主要是确定好系列机的指令系统、数据表示及概念性结构。既要考虑满足应用的各种需要和发展，又要考虑能方便地采用从低速到高速的各种组成的实现技术，即使用复杂、昂贵的组成实现时，也还能充分发挥该实现方法所带来的好处。

8、并行处理计算机除分布处理、MPP和机群系统外，有哪4种基本结构？列举它们各自要解决的主要问题。

答：除了分布处理，MPP和机群系统外，并行处理计算机按其基本结构特征可分为流水线计算机，阵列处理机，多处理机和数据流计算机四种不同的结构。 流水线计算机主要通过时间重叠，让多个部件在时间上交划重叠地并行招待运算和处理，以实现时间上的并行。它主要应解决：拥塞控制，冲突防止，流水线调度等问题。

阵列处理机主要通过资源重复实现空间上的并行。它主要应解决：处理单元灵活、规律的互连模式和互连网络设计，数据在存储器中的分布算法等问题。 多处理机主要通过资源共享，让一组计算机在统一的操作系统全盘控制下，实现软件和硬件各级上的相互作用，达到时间和空间上的异 步并行。它主要应解决：处理机间互连等硬件结构，进程间的同上步和通讯，多处理机调度等问题。 数据流计算机设有共享变量的概念，指令执行顺序只受指令中数据的相关性制约。数据是以表示某一操作数或参数已准备就绪的数据令牌直接在指令之间传递。它主要应解决：研究合适的硬件组织和结构，高效执行的数据流语言等问题。

9、计算机系统的3T性能目标是什么？

答：计算机系统的3T性能目标是 1TFLOPS计算能力 ， 1TBYTE主存容量 和 1TBYTES的I/O带宽

第2章 数据表示与指令系统

1、数据结构和机器的数据表示之间是什么关系？确定和引入数据表示的基本原则是什么？

答：数据表示是能由硬件直接识别和引用的数据类型。数据结构反映各种数据元素或信息单元之间的结构关系。数据结构要通过软件映象变换成机器所具有的各种数据表示实现，所以数据表示是数据结构的组成元素。不同的数据表示可为数据结构的实现提供不同的支持，表现在实现效率和方便性不同。数据表示和数据结构是软件、硬件的交界面。

除基本数据表示不可少外，高级数据表示的引入遵循以下原则：（1）看系统的效率有否提高，是否养活了实现时间和存储空间。（2）看引入这种数据表示后，其通用性和利用率是否高。

2、标志符数据表示与描述符数据表示有何区别？描述符数据表示与向量数据表示对向量数据结构所提供的支持有什么不同？

答：标志符数据表示指将数据类型与数据本身直接联系在一起，让机器中每个数所都带类型樗位。其优点是：（1）简化了指令系统和程序设计；（2）简化了编译程序；（3）便于实现一致性校验；（4）能由硬件自动变换数据类型；（5）支持数据库系统的实现与数据类型无关；（6）为软件调试和应用软件开发提供支持。缺点是：（1）会增加程序所点的主存空间；（2）在微观上对机器的性能（运算速度）不利。

数据描述符指数据的描述与数据分开存放，描述所访问的数据是整块还是单个的，及访问该数据块或数据元素的地址住处它具备标志符数据表示的优点，并减少了标志符数据表示所占的空间，为向量和数组结构的实现提供支持。

数据描述符方法优于标志符数据表示，数据的描述与数据分开，描述所访问的数据是整块还是单个的，及访问该数据块或数据元素的地址信息，减少了樗符数据表示所占的窨。用描述符方法实现阵列数据的索引比用变址方法实现要方便，且便于检查出程序中的阵列越界错误。但它不能解决向量和数组的高速运算问题。而在有向量、数组数据表示的向量处理机上，硬件上设置有丰富的赂量或阵列运算指令，配有流水或阵列方式处理的高速运算器，不仅能快速形成向量、数组的元素地址，更重要的是便于实现把向量各元素成块预取到中央处理机，用一条向量、数组指令流水或同时对整个向量、数组高速处理．如让硬件越界判断与元素运算并行。这些比起用与向量、阵列无关的机器语言和数据表示串行实现要高效的多。

3、堆栈型机器与通用寄存器型机器的主要区别是什么？堆栈型机器系统结构为程序调

用的哪些操作提供了支持？

答：有堆栈数据表示的机器称为堆栈机器。它与一般通用寄存器型机器不同。通用寄存器型机器对堆栈数据结构实现的支持是较差的。表现在：(1)堆栈操作的指令少，功能单一；(2)堆栈在存储器内，访问堆栈速度低；(3)堆栈通常只用于保存于程序调用时的返回地址，少量用堆栈实现程序间的参数传递。而堆栈机器为堆栈数据结构的实现提供有力的支持．表现在：(1)有高速寄存器组成的硬件堆栈，并与主存中堆栈区在逻辑上组成整体，使堆栈的访问速度是寄存器的，容量是主存的；(2)丰富的堆栈指令可对堆栈中的数据进行各种运算和处理；(3)有力地支持高级语言的编译；(4)有力地支持子程序的嵌套和递归调用。 堆栈型机器系统结构有力地支持子程序的嵌套和递归调用。可将以下信息全部压栈，包括：保存子程序的返回地址，保存条件码，保存关键寄存器内容，保存必要的全局型、局部型参数，为子程序开辟存放局部变量和中间结果的工作区。

4、设某机阶值6位、尾数48位，阶符和数符不在其内，当尾数分别以2、8、16为基时，在非负阶、正尾数、规格化数情况下，求出其最小阶、最大阶、阶的个数、最小尾数值、最大尾数值、可表示的最小值和最大值及可表示的规格化数的总个数。 解：依题意知：p=6 m''=48 rm=2, 8, 16 lanjing:

lanjing:

5、（1）浮点数系统使用的阶基rp=2,阶值位数p=2,尾数基值rm=10，以rm为基的尾数位数m''=1,按

照使用的倍数来说，等价于m=4,

试计算在非负阶、正尾数、规格化情况下的最小尾数值、最大尾数值、最大阶值、可表示的最小

值和最大值及可表示数的个数。

（2）对于rp=2,p=2,rm=4,m''=2,重复以上计算。 解：依题意知列下表：

p=2,rm=10,m''=1 p=2,rm=4,m''=2 最小尾数值 10^-1=0.1 4^-1=0.25

最大尾数值 1-10^-1=0.9 1-4^-2=15/16 最大阶值 2p^-1=3 3 可表示的最小值 0.1 0.25

可表示的最大值 10^3*0.9=900 4^3*15/16=60 可表示数的总个数 36 48

P.S

不明白题中“按照使用的倍数来说，等价于m=4,” 这句话是什么意思，有什么作用呢？

6、由4位数（其中最低位为下溢附加位）经ROM查表舍入法，下溢处理成3位结果，设计使下溢下

处理平均误差接近于零的ROM表，列出ROM编码表地址与内容的对应关系。 解：

地址 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111

内容 000 001 001 010 010 011 011 100 100 101 101 110 110 111 111 111

7、变址寻址和基址寻址各适用于何种场合？设计一种只用6位地址码就可指向一个大地址空间中

任意64个地址之一的寻址机构。

解：基址寻址是对逻辑地址空间到物理地址空间变换的支持，以利于实现程序的动态再定位。 变址寻址是对数组等数据块运算的支持，以利于循环。

将大地址空间64个地址分块，用基址寄存器指出程序所在块号，用指令中6位地址码表示该块内64

个地址之一，这样基址和变址相结合可访问大地址任意64个地址之一。 以下摘自南京大学出版社出版，李学干主编的辅导书

变址寻址适合在标量计算机中，通过循环程序访问变址寄存器，修改其变址值来对向量或数组等数据结构中的各元素进行访问和处理。基址寻址则主要是用于程序的逻辑地址空间到物理地址空间的变换，以支持程序使用动态再定位的技术。

设计一种只用6位地址码就可以指向一个大地址空间中任意64个地址之一的寻址机构，意味着指令中为寻址该操作数的地址码只有6位，只好用来表示这64个地址中的任一个。那

其中断处理(完)的次序应当是1342。因为正处理1级的中断处理程序时，现行程序状态字中的中断级屏蔽位为0000，在其执行期间，任何新的同级和低级的中断请求都不可能进入中断响应排队器进行排队，所以，1级中断处理程序一定会先处理完。当执行3级中断服务程序时，由于现行程序状态字中的中断级屏蔽位为1000，即对1级中断请求是“开放”的，而对其他各级中断请求则处于“屏蔽”状态。所以，只要此时发生1级中断请求，它就能进入中断响应排队器去排队。从而在中断请求排队的微操作发出时，就可打断3级中断服务程序的执行，交换程序状态字，转去执行1级中断处理程序，使之被优先处理完。而在执行3级中断服务程序时，由于现行程序状态字对2、3、4级的中断请求处于被“屏蔽”的状态，所以，它们都不能打断正在执行的3级中断处理程序。其他的情况可以依此类推得到。

3.3.若机器共有5级中断,中断响应优先次序为1→2→3→4→5,现要求其实际的中断处理次求序1→4→5→2→3。

(1)设计各级中断处理程序的中断级屏蔽位(令“1”对应于开放，“0”对应于屏蔽); 略

(2)若在运行用户程序时，同时出现第4，2级中断请求，而在处理第2级中断未完成时，又同时出现第1，3，5级中断请求，请画出此程序运行过程示意

图。

答：( 选自老版主的答案）

1）五个级别的中断屏蔽位分别为（1开放；0屏蔽）： 1：00000 2：10011 3：11011 4：10000 5：10010 2）中断过程示意图：如图

a. 2、4中断同时出现，进行排队器； b. 按中断响应优先次序，2响应； c. 此时屏蔽字为10011，所以； d. 响应4，中断4运行结束，回2；

e. 1、3、5进入排队器，此时屏蔽字为10011，且1优先级最高，所以； f. 响应1，1运行结束，回2，根据屏蔽字，所以； g. 5响应，5运行结束，回2；

h. 根据屏蔽字，不响应3，所以2运行结束；回用户程序； i. 3还在排队器，响应3，运行直到结束，回用户程序

3.4．简述字节多路，数组多路和选择通道的数据传送方式。

答：字节多路通道适用于连接大量的字符类低速设备。它以字节交叉方式轮流为多台设备服务，它可有多个子通道，它们分时进入通道。

数组多路通道适合于连接多台高速设备，每传送一个定长块就选择一次设备，多台设备以成组交叉方式工作。它可有多个子通道。它们分时进入通道。

选择通道方式适合于优先级高的高速设备，让它独占通道，数据传送以不定长方式进行，在数据传送期只选择一次设备。

3.5 如果通道在数据传送期中，选择设备需9.8μs，传送一个字节数据需0.2μs。某低速设备每隔500μs发出一个字节数据传送请求，问至多可接几台这种低速设备?对于如下A～F6种高速设备，一次通讯传送的字节数不少于1024个字节，问哪些设备可以挂在此通道上?哪些则不能?其中A—F设备每发出一个字节数据传送请求的时间间隔分别为(单位为μs)： 设备 A B C D E F

发申请间隔 0.2 0.25 0.5 0.19 0.4 0.21 答：

(1)∵选择设备需9.8μs，传送一个字节需0.2μs ∴该通道完成一个字节的传送需9.8+0.2＝1μs

∵某低速设备每隔500μs发出一字节数据请求，为使数据不丢失，该通道可连设备数至多为500μs/1μs＝500台。

(2)对于高速设备，由于一次传送字节数不少于1024byte ∴该通道一次传送数据的时间为9.8μs+1024×0.2μs＝214.6μs 由表中可得出每台设备发送1024字节的时间间隔分别为 A B C D E F

单位μs 204.8 256 512 194.56 409.6 215.04

∴为使数据不丢失，B、C、E、F可挂在该通道上。A、D不能。 3.6 某字节多路通道连接6台外设，某数据传送速率分别如表中所列。 设备 1 2 3 4 5 6

传送速率（KB/s） 50 15 100 25 40 20

(1)计算所有设备都工作时的通道实际最大流量： 答：实际最大流量＝50+15+l00+25+40+20＝250KB/S。

(2)如果设计的通道工作周期使通道极限流量恰好与通道最大流量相等，以满足流量设计的基本要求，同时让速率越高的设备被响应的优先级越高。当6台设备同时发出请求开始，画出此通道在数据传送期内响应和处理各外设请求的时间示意图。由此你发现了什么问题?

答：由表可解各设备连续发送两个字节的时间间隔分别为： 1 2 3 4 5 6

20μs 67μs 10μs 40μs 25μs 50μs

KB=1024B,s=10^6μs ,设备1的时间间隔为10^6/(50*1024)≈20μs ，其他如同1。

为简化计算，可视1024为1000

由此发现由于高速设备的响应优先级高，使低速设备6和设备2造成数据丢失。

(3)在(2)的基础上，在哪台设备内设置多少个字节的缓冲器就可以避免设备信息丢失?那么，这是否说书中关于流量设计的基本要求是没有必要的了呢?为什么?

答：在设备6和2中各设两个字节的缓冲区即可。

这并不说明流量设计的基本条件是不必要的，因为若基本条件不满足，无论设备优先级如何确定总有设备的信息会丢失。

阿利：这是我画的通道处理设备请求的示意图。（请点击看全图）

由图中可看出，6号设备有丢失信息现象，解决的办法是在6号设备内设置2个字节的缓冲器。

3.7 通道型I/O系统由一个字节多路通道A(其中包括两个子通道Al和A2)，两个数组多路通道B1和B2及一个选择通道C构成，各通道所接设备和设备的数据传送速率如表所示。 （见课本）

(1)分别求出各通道应具有多大设计流量才不会丢失信息；

答：子通道Al的最大实际流量＝50+35+20+20+50+35+20+20＝250KB/S＝O.25MB/S

∴子通道A1至少应有0.25MB/S的流量才不丢失信息。

同理子通道A2的流量必须≥0.25MB/S 子通道B1的实际最大流量＝0.5MB/S ∴B1流量至少为0.5MB/S。

同理子通道B2流量至少设计成0.5MB/S。 选择通道C的流量至少设计成0.5MB/S。

(2)设I/O系统流量占主存流量的1/2时才算流量平衡，则主存流量应达到多少? 答：此I/O系统的流量应为各子通道流量之和。即为0.25+O.25+0.5+0.5+0.5＝2MB/S

依题意I/O系统流量占主存流量的1/2才算流量平衡。 因此主存流量应达到4MB/S。

第四章课后题

1、设二级虚拟存储器的TA1=10^(-7)s、TA2=10^(-2)s,为使存储层次的访问效率e达到最大值的80%以上，命中率H至少要求达到多少？实际上这样高的命中率是很难达到的，那么从存储层次上如何改进？ 解：∵e=1/[H+(1-H)r] 且 r=TA2/TA1 ∴H至少达到99.9%

这样的命中率很难达到，可在二级存储器间加一层电子磁盘，降低r，从而降低对H的要求。

2、程序存放在模32单字交叉存储器中，设访存申请队的转移概率λ为25%,求每个存储周期能访问到的平均字数。当模数为16呢？由此你可得到什么结论？

解：B=[ 1-(1-λ)^m] /λ

由λ=0.25,m=32 求得：B=4-4*(3/4)^32=4 同理，m=16时 ,B=4-4*(3/4)^16=3.96

由此可看出，当转移概率λ为25%比较大时，采用模32与模16的每个存储周期能访问的平均字数非常相近。就是说，此时，提高模数m对提高主存实际频宽已不显著。实际上，模数m的进一步增大，会因工程实现上的问题，导致实际性能反而可能比模16的还要低，且价格更高。所以模数m不宜太大。对于λ为25%的情况，可以计算机出m=8时，其B已经接近于3.6了。

3、设主存每个分体的存取周期为2μs，宽度为4个字节。采用模m多分体交叉存取，但实际频宽只能达到最大频宽的0.6倍。现要求主存实际频宽为4MB/S,问主存模数m应取多少方能使两者速度基本适配？其中m取2的幂。 解：由题意已知存取周期Tm=2*10^(-6)s,宽度W=4B,B实=0.6Bm=4*2^20B/S, Bm=W*m/Tm=6.99*10^6B/S

m=Bm*Tm/W=6.99*10^6*2*10^-6/4=3.495 所以m取4能满足要求 P.S.

①微秒（百万分之一秒) 1μs=10^-6s

②计量单位中的M(兆)是10的6次方，见到M自然想起要在该数值的后边续上六个0，即扩大一百万倍。在二进制中，MB也表示到了百万级的数量级，但1

MB不正好等于1000000字节，而是1048576字节，即 1MB = 2E+20 Bytes = 1048576Bytes。

4、某虚拟存储器共8个页面，每页1024个字，实际主存为4096个字，采用页表法进行地址映象。映象表的内容如下表1所示。 实页号 装入位 3 1 1 1 2 0 3 0 2 1 1 0 0 1 0 0 表1

虚页号 实页号 装入位 0 3 1 1 1 1 2 2 0 3 3 0 4 2 1 5 1 0 6 0 1 7 0 0 表2

(1)列出会发生页面失效的全部虚页号；

解：根据页表法列出表2，当装入位为0时，即为页面失效，再找出相对应的虚页号即可。

会发生页面失效的全部虚页号为：2,3,5,7

(2)按以下虚地址计算主存实地址：0，3728，1023，1024，2055，7800，409

6，6800。

解：虚页号=│_虚地址/页面大小_│

实地址＝(实页号*页面大小)＋(虚地址－虚页号*页面大小) 虚地址 0 3728 1023 1024 2055 7800 4096 6800 虚页号 0 3 0 1 2 7 4 6 实页号 3 3 3 1 2 0 2 0 装入位 1 0 1 1 0 0 1 1

实地址 3072 3728 4095 1024 2055 632 2048 656

5、一个段页式虚拟存储器。虚地址有2位段号、2位页号、11位页内位移（按字编址），主存容量为32K字。每段可有访问方式保护，其页表和保护位如下表所示。

(1) 此地址空间中共有多少个虚页？

解：2Nv页，而Nv=用户虚页号=段号S+页号P 此地址空间中共有2^Nv=2^(2+2)=16个虚页

6、设某程序包含5个虚页，其页地址为4，5，3，2，5，1，3，2，2，5，1，3。当使用LRU算法替

换时，为获得最高命中率，至少应分配给该程序几个实页？其可能的最高命中率为多少？

(4)散列变换硬件的输入位数和输出位数； (5)每个相等比较器的位数； (6)快表的总容量（以位为单位）。 解:

(1)依题意得知：

虚地址为34位，其中用户号为10位（对应1K的任务）、虚页号12位（每个任务4096页）、页内位移12位（每页512字节，512字节=512*8=1024*4=2^12）

实地址为20位，其中实页号8位，页内位移12位（与虚页页内位移对应） 相联寄存器的作用：把10位的用户号转换为2位的ID（因为一般只有4个任务在使用），并把ID与虚地址的虚页号合并到快表中查实页号。

快表的作用：相当于页表，即虚页号对实页号的对应关系。但又有所简化（原因是如果用用户号和虚页号与实页号对应，前者就有22位，现改进后虚页号只有14位了）

(2)相联寄存器组中每个寄存器的相联比较位数为10（与虚地址中的用户号宽度对应）

(3)相联寄存器组中每个寄存器的总数为12（用户号宽度+ID宽度）

(4)散列变换硬件的输入位数为14位（虚页号宽度+相联寄存器中ID的宽度），输出位数为8位（与主存中的实页号宽度对应）

(5)每个相等比较器的位数=ID+用户虚页号nv'=2+12=14(位)。 (6)快表的总容量：32行*（14(输入位数)+8（输出位数））*2=32*22*2 9.考虑一个920个字的程序，其访问虚存的地址流为20，22，208，214，146，618，370，490，492，868，916，728。

(1)若页面大小为200字，主存容量为400字，采用FIFO替换算法，请按访存的各个时刻，写出其虚页地址流，计算主存的命中率； (2)若页面大小为100字，再做一遍； (3)若页面大小为400字，再做一遍； (4)由(1)、(2)、(3)的结果可得出什么结论？

(5)若把主存容量增加到800字，按第(1)小题再做一遍，又可得出什么结论？ 解：

(1)主存容量400字，页面大小200字，所以主存实页数为2；

把地址流转换为页地址流，以第一个虚地址流转换为页地址流为例说明：求模公式为：INT（地址/页面大小），就是把地址整除于页面大小，得INT（20/200）=0，下同，所以页地址流为：0,0,1,1,0,3,1,2,2,4,4,3

按FIFO算法得出替换过程为：0（调入），0（命中），1（调入），1（命中），0（命中），3（替换0，0比1先入队，所以被替换，下同），1（命中），2（替换1），2（命中），4（替换3），4（命中），3（替换2），所以总共命中6次。

故命中率H=6/12=50% (2)方法同（1）H=25% (3)H=50%

(4)由以上结论可得，FIFO算法的条件下，当页面大小发生变化时，其命中率变化是：一开始随页面大小增大命中率（第一步与第二步比较），但当页面大小增到一定时，命中率不再增加（第一步与第三步比较）。

(5)命中率为58%，结论是如果分配给主存容量增加时可以搞高命中率。 10. 在一个页式二级虚拟存储器中，采用FIFO算法进行页面替换，发现命中率H太低，因此有下列建议： (1)增大辅存容量;

(2)增大主存容量(页数); (3)FIFO改为LRU;

(4)FIFO改为LRU，并增大主存容量(页数); (5)FIFO改为LRU，并增大页面大小。 试分析上述各建议对命中率的影响情况。 解答：

(1)增大辅存容量，对命中率H无影响。 (2)增大主存容量(页数)，可普遍提高命中率。 (3)FIFO改为LRU，一般可提高命中率。

(4)FIFO改为LRU，并增大主存容量(页数)，一般可使命中率有较大提高。 (5)FIFO改为LRU，并增大页面大小，如果原来页面很小，则会使命中率显著上升，如果原来页面很大，则会使命中率下降。

11.采用组相联映象的Cache存储器，Cache为1KB，要求Cache的每一块在一个主存周期内能从主存取得。主存模4交叉，每个分体宽为32位，总容量为256KB。用按地址访问存储器构成相联目录表实现主存地址到Cache地址的变换，并约定用4个外相等比较电路。请设计此相联目录表，求出该表之行数、总位数及每个比较电路的位数。 解答：

设Cache地址中的组内块号为s，相联目录表的行数是2^(13-s)，总位数是(8+2s)*2^(15-s)，每个比较电路的位数为8+s。 剖析：

在一个主存周期内主存能访问到的字节数为mW=4*32/8=16(Byte)。要求Cache的每一块在一个主存周期内能从主存取得，所以，Cache中每块的块内字数不能大于16Bytes。为了加速调块，一般让每块的大小等于在一个主存周期内主存能访问到的字数，即16Bytes。

设Cache地址中的组内块号为s，相联目录表的行数=Cache地址内的组数Q=Cache容量/(每组块数*每块大小)=1KB/(S*4*32)=2^13/(2^s*2^7)=2^(6-s)。 主存块数/Cache块数=256=2*8，所以，主存地址中的区号nd=8。每个比较电路的位数=nd+s'=nd+s=8+s。

相联目录表的总位数=表中子目录表的个数*每个子目录表的位数*相联目录表的行数=4*(nd+s'+s)*Q=4*(8+2s)*2^(6-s)=(8+2s)*2^(8-s)。 note：

若认为相等比较电路的个数=组内块数，则相联目录表的行数=2^4，每个比较电路的位数=10，相联目录表的总位数=12*2^6。

12.有一个Cache存储器。主存共分8个块(0~7),Cache为4个块(0~3),采用组相联映象，组内块数为2块，替换算法为近期最少使用算法(LRU)。 (1)画出主存、Cache地址的各字段对应关系(标出位数)图; (2)画出主存、Cache空间块的映象对应关系示意图;

(3)对于如下主存块地址流：1,2,4,1,3,7,0,1,2,5,4,6,4,7,2,如主存中内容一开始未装入Cache中，请列出Cache中各块随时间的使用状况; (4)对于(3),指出块失效又发生块争用的时刻; (5)对于(3),求出此期间Cache的命中率。 解答：

(1)主存地址、Cache地址的各字段的位数及其对应关系如下图所示

(2)主存块、Cache块的映象对应关系如下图所示

本文来源：https://www.bwwdw.com/article/3eg6.html