QPSK全数字接收机定时同步环路

定时同步

2009年第12期，第42卷 通 信 技 术 Vol.42，No.12,2009 总第216期 Communications Technology No.216,Totally

QPSK全数字接收机定时同步环路

马 晶， 周 冲， 晏 辉

（电子科技大学 通信抗干扰技术国家级重点实验室，四川 成都 610054）

【摘 要】将三阶立方拉格朗日多项式内插算法和Gardner定时误差检测算法应用于QPSK全数字接收机定时同步环路，并对构成环路的其他部分，环路滤波器以及数控振荡器进行分析并提出实现方法。通过仿真，证明上述算法具有良好的性能，可以很好的解决定时同步问题，并在FPGA上实现整个环路设计方案，使得数字解调的硬件实现具有良好的灵活性和可移植性。

【关键词】定时同步；内插滤波器；定时误差检测算法

【中图分类号】TN911.8 【文献标识码】A 【文章编号】1002-0802(2009)12-0004-03

Timing Synchronization Loop for QPSL All Digital Receiver

MA Jing， ZHOU Chong， YAN Hui

（State Key Lavb. for Anti-interference Communication Technologies,

University of Electronic Science and Technology of China, Chengdu Sichuan 610054, China）

【Abstract】This paper proposes a scheme of timing synchronization loop for QPSK all digital receiver. The cubic Lagrange polynomial interpolation algorithm and Gardner’s algorithm of timing error detector, are utilized, and other parts of the timing synchronization loop——loop filter and numerical control oscillator are analyzed. The methods of implementation are also given in this paper. Simulation results indicate that the SER performance of Lagrange interpolation algorithm is excellent, and the proposed scheme is a good solution for timing synchronization. The loop design is implemented on FPGA, and a flexible and portable method for hardware implementation of digital demodulation is provided.

【Key words】timing synchronization; Interpolator; Gardner’s algorithm of timing error detector

0 引言

同步技术是全数字接收机系统中的一项关键技术[1-2]。本文主要讨论定时同步技术在数字卫星通信接收机中的应用。根据Gardner的结论[3]，内插恢复电路可以从采样序列中恢复出最佳采样点的值。本文的系统采样时钟频率为符号率的4倍，定时同步环路由内插滤波器器，定时误差检测器，环路滤波器以及数控振荡器组成。信号经过内插后，每个符号内有两个采样点，再进行时钟误差提取，得到的误差信号经过环路滤波器后送给NCO，最后控制内插完成同步。下面，分别介绍其中的模块。

收稿日期：2008-09-27。

基金项目：国家基金863计划（编号：2006AA01Z269）。 作者简介：马 晶（1982-），男，硕士研究生，主要研究方向为移动

与扩频通信系统；周 冲（1984-），男，硕士研究生，主要研究方向为移动与扩频通信系统；晏 辉（1982-），男，博士研究生，主要研究方向为低信噪比条件下的同步技术。

1 内插滤波器

内插滤波器器实际上实现的是抽样率转换，设内插滤波

器冲激响应的连续形式hI(t)，采样信号x(mTs)经过内插滤波器后的输出为

y(t)=åx(mTs)hI(t-mTs)， （1）

m

再对y(t)以Ti为间隔采样得到y(kTi)，则

y(kTi)=åx(mTs)hI(kTi-mTs)， （2）

m

m为输入序列下标，定义滤波器下标为

i=int[kTis]-m， （3）再定义

mk=int[kTis]， （4）

mk=kTis-mk， （5） 其中mk为内插基点，mk为插值相位，即最佳内插时刻与内插基点之间的分数间隔，mkÎ[0,1)，即有

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定时同步

y(kTi)=yéù=åx[(mk-i)Ts]hIëé(i+mk)Tsûù, 复杂度的略微增加是可以容忍的。

ë(mk+mk)Tsû

i

（6） 上式即为定时同步内插的基本公式。内插基点以及mk的大小都是由数控振荡器模块控制产生的。

设Pk(t)为拉格朗日多项式，

PÕN2

çl

ö

k(t)=

æt-t-N1≤k≤N2， （7）

l=-N1èt

÷，kÎZ， k-tl

ø

l¹k记a为范围在[-N1,N2]内的任意有理值，则有

NP)2

=ÕæNça-lö

k(a÷，kÎZ，-N1≤k≤N2， （8）

l=-1èk-lø

l¹k

则三阶拉格朗日多项式差值滤波器有

y[k]=m3æ1111ö

kçè-6x[m-2]+2x[m-1]-2x[m]+6x[m+1]÷ø+

m2æ11ö

kçè2x[m-1]-x[m]+2x[m+1]÷ø+

mæ111ö

kçè6x[m-2]-x[m-1]+2x[m]+3x[m+1]÷ø

+x[m]。 （9）

拉格朗日多项式内插滤波器可以基于Farrow结构实 现[4]，如图1所示。

图1 基于Farrow结构的三阶拉格朗日多项式差值滤波器 根据Erup等人提出的性能模型构建系统进行仿真[5]，图2所示是采样率为4样点/符号时，误符号率SER对EbN0的性能曲线，使用三阶拉格朗日内插滤波器得到的SER曲线非常接近理论值曲线，二者近乎重叠，证明了算法具有非常好的性能。另一方面，在同等条件下，不同的分数间隔mk的值对应了不同的SER性能[6

]。采用三阶拉格朗日多项式内插滤波器，可以保证mk取值最恶劣情况下接收机的性能。

图3是EbN0为40dB时，系统稳定后得到的星座图，其中大图为第一象限的星座点的收敛情况。相比具有良好滤波器特性的设计参数a=0.5的四点分段拟合内插滤波器，在QPSK解调中使用三阶拉格朗日多项式内插滤波器，可以得到更好的星座点收敛性能，由此带来的计算量以及硬件实现

10

10

10R

ES10

10

10

10EbNo（dB）

图2 使用三阶拉格朗日多项式内插滤波器时的误符号率性能

(a) 使用四点分段拟合内插滤波器时的星座

(b) 使用三阶拉格朗日多项式内插滤波器时的星座

图3 不同类型内插器性能比较

2 定时误差提取

Gardner定时误差提取算法每个符号周期计算一次，设T为符号周期，计算公式如下

time_error(t)=yéæ1öù

Iêëçèn-2÷øT+túû

´

{yI

(nT+t)-y

I

éë(n-1)T+tùû}

+

yéæëçèn-1ö2÷øT+tù

Qêúû

´{yQ(nT+t)-yQéë(n-1)T+tùû}

。 （10）该算法具有两个特点：一是每个符号只需要两个采样点且以码元速率输出误差信号；二是该算法独立于载波相位，

5

定时同步

即可以在载波相位同步之前，进行定时误差提取[7]。这样在整个QPSK解调器中，定时同步可以作为一个独立的模块，在解调器工作时首先定时同步锁定，从而大大简化载波恢复部分的设计。

其中h(m)为NCO寄存器变量，w(m)为NCO的控制字，由环路滤波器产生，使NCO能在最佳采样时刻溢出。分数间隔mk的求解公式为mk=h(mk)(mk)，因为在VHDL实现中，除法比较难实现，通常可以用乘法近似

3 环路滤波器

环路滤波器采用有源比例积分滤波器。一般来说，环路带宽越大，环路收敛越快，但分数间隔mk的取值抖动范围越大，环路带宽越小，环路收敛越慢，但mk的取值抖动范围越小。在实际中，需要折衷考虑收敛速度和稳态误差，可以根据需要调节环路滤波器系数C1和C2[8]。

mk=x0h(mk)来代替上式[]，其中x0由内插周期和采样周

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期的比值确定。

5 FPGA实现

环路在FPGA上的实现结构如图4，通过定点仿真选取合适的数据位宽，输入数据10 bit，内插滤波器输出14 bit，定时误差提取数据输入均为14 bit，定时误差提取输出14 bit，环路滤波器输出28 bit，分数间隔10 bit，输出数据14 bit，其余均为1 bit。选用Xilinx xc2vp40 FPGA芯片，使用VHDL实现，综合报告显示，此环路的实现占用所有片上资源仅2%，说明环路的设计很好的兼顾了性能和资源

。

4 数控振荡器

数控振荡器（NCO）的作用是溢出产生时钟，也即确定内插基点mk,并计算分数间隔mk,提供给内插滤波器进行内

éh(m)-w(m)ûùmod1, 插。在环路中,递归调用公式为h(m+1)=ë

图4 FPGA实现结构

6 结语

本文提出采用了三阶拉格朗日多项式内插滤波器以及Gardner定时误差检测算法的QPSK全数字接收机定时同步环路，经仿真证明有着良好的误符号率性能，而且独立于载波恢复，使设计有更好的灵活性和可移植性，同时,给出了FPGA硬件实现,为全数字解调算法的实现提供了一种有效的解决方案。

参考文献

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[9] 李涛,李驿华,陈星. 接收机码元同步算法的研究[J]. 电子测量技

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本文来源：https://www.bwwdw.com/article/49jm.html