Concept HDL原理图设计

第七章 Concept HDL原理图设计

本章主要介绍Concept HDL原理图设计设计流程、用户界面以及编辑环境，学习如何使用Concept HDL软件来进行原理图设计，并以一些实际例子来给大家讲解如何进行一个项目的原理图设计，在讲解的过程中会对原理图设计过程中需要注意的问题、一些设计技巧以及一些习惯性的设置等做专门批注。

一、原理图设计的基础

在进行原理图设计之前，必须学习一下原理图设计的一些基本规范和原理图设计的基本流程。根据每个公司的要求不一样，原理图设计的规范和流程并不是完全一样的，在此给大家讲解一下基本规范和典型的原理图设计流程。

原理图设计的基本要求是：规范性、可读性、美观性。

1、 原理图设计的规范

■ 图幅的使用要统一

对于一个项目的原理图设计，顶层图、分页图使用多大的图幅要统一。在进行原理图设计之前，要选好图幅，如：A2、A3、A4等。每个公司可以根据自己的需要将图幅设计成一定的格式然后做成原理图库，以便原理图设计者使用从而保证统一性。 ■ 各功能布局的统一性

在一页原理图中，各个功能布局要注意统一性。如：电源一般在左上角，核心芯片在中间，时钟一般在右下角等。 ■ 网络命名统一

1）电源和地的命名统一。如：3V3（3.3V的电源）、2V5（2.5V的电源）、

5V（5V的电源）、GND（地平面）、PGND（保护地）等。 2）差分信号命名统一。如：用P来代替+，用N来代替-。 3）全局网名统一用“\\G”来表示。

4）总线的命名统一用“”来表示。 5）低有效信号统一用“_N”来表示。

6）数据类信号用DATA来表示，时钟类信号用CLK来表示，地址类信号用

ADDR来表示等。

■ 网名、位号、属性等的字体要大小适中，便于阅读 ■ 元件的摆放整齐有序、布局合理

2、 原理图设计的流程

进行一个项目的原理图设计，主要分为3个阶段。 ■ 设计前准备阶段

此阶段主要是设计前的准备工作。包括：总体方案的设计、元件的选型、库的设计及将其添加到项目中。 ■ 设计阶段

在准备工作都完成之后，就进入设计阶段开始设计工作。这阶段主要包括：新建一个项目、Concept HDL的初始化的设置和原理图的绘制。 ■ 设计后输出阶段

完成了设计之后，要对原理图进行仔细的检查、打包原理图、导出物料表以

及完成原理图的打印、输出工作，开始PCB设计工作。

方案设计 元件选型 原理图库设计 初始化设置 创建一个项目 库的设置添加 原理图设计 原理图检查 原理图输出

7_1

图7_1是一个项目原理图设计的基本流程。

二、Concept HDL的用户界面

Concept HDL是Cadence公司的原理图输入工具，提供原理图输入与分析的一个真正的协同设计的环境。其用户界面由标题栏、菜单栏、工具栏、设计窗口、状态栏以及命令控制窗口组成，如图7_2所示。

对于Concept HDL界面的6个部分，标题栏显示当前所 得页面及页面状态，设计窗口就是整个设计所在的窗口，也就是图7_2中所示中间区域，命令栏是供用户写入命令的窗口（可以通过点击View/Console Window来控制是否打开），状态栏是显示当前状态的一栏，包括样式、选中、使用库、栅格和鼠标位置坐标等。下面分解详细讲解一下菜单栏和工具栏。

1、 菜单栏

Concept HDL的菜单栏是由13个下拉菜单组成，他们分别是：File（文件类）、Edit（编辑类）、View（查看类）、Component（元件类）、Wire（线类）、Text（字符类）、Block（模块类）、Group（群组类）、Display（显示类）、AMS Simulator（仿真类）、Tools（工具类）、Window（窗口类）、Help（帮助）。

1） File（文件类）

文件类的下拉菜单中的命令主要包括：新建、打开、关闭及保存一个文件及

转换（Revert）、回复（Recover）、移动（Remove）、编辑页面，编辑层次图、更改序列号、输入\\输出原理图信息、原理图打印相关的设置、推出等。

2） Edit（编辑类）

编辑类的下拉菜单主要是对元件和线进行编辑的一些命令，如：后退\\前进命令（Undo\\Redo）、移动、复制、排列、删除、镜像、旋转、层次图显示、

创建圆\\圆弧等。

7_2

3） View（查看类）

查看类的下拉菜单的命令主要是控制整个界面的，如：缩放界面、界面的上下左右移动、以及界面中的控制栏、错误表示栏、命令栏是否打开灯。

4） Component（元件类）

元件类的下拉菜单都是对元件进行操作的一些命令，如：添加元件、替换元件、替换元件的part（Version）、元件封装信息更改（Modify）、显示元件的引脚（Section）、交换\\转换引脚（Swap Pins\\Bubble Pins）、删除元件所有属性（Smash）等。

5） Wire（线类）

线类的下拉菜单中主要包括：连线命令（Draw和Route）、添加网名（Signal Name）、总线网名（Bus Name）、总线符号设置（Bus Tap）、加连接点（Dot/Connection Point）、线加粗\\细（Thick\\Thin）、线样式选择（Pattern）等。

6） Text（字符类）

字符类的下拉菜单主要包括：添加一个带属性字符（Property）、增加一个自定义的字符（Custom Text）、查看字符属性（Attributes）、分配电源\\信号引脚模型（Assign Power\\Signal）、更新当前页面的字符（Update Sheet

Variables）、更改字符（Change）、增加接口名字（Port Name）、设置字符大小（Set Size）、交换字符（Swap）、更改字符属性（Reattach）、属性显示格式选择（Property Display）等。

7） Block（模块类）

模块类的下拉菜单的命令主要是针对模块的操作，在没有选中模块的时候，大多数命令都是不可选中的。此下拉菜单命令包括：增加一个模块（Add）、模块名的更改（Rename）、模块大小的更改（Stretch）、模块上划线（Draw Wire和Route Wire，模块上会自动增加引脚）、模块引脚的添加（Add Pin会有3种接口供选择：输入、输出、双向）及引脚的删除、更名、移动等命令。

8） Group（群组类）

群组类的下拉菜单中的命令主要包括：创建一个组，设置当前组的组名、查看组的内容以及对当前组的移动、删除、复制、设置字符大小、选择颜色表示、高亮显示及元件更新等命令。

9） Display（显示类）

显示类俄下拉菜单中的命令都是与项目中元件、网名等显示有关的，包括：高亮显示（Highlight）、去除高亮显示（Dehighlight）、属性的显示（Attachments）、颜色标示（Color）、显示元件信息（Component）、星号显示一个网名连接多处引脚（Connections）、显示任一点的坐标（Coordinate）、显示当前项目目录（Directory）、显示任意两点的距离（Distance）、显示历史操作（History）、显示定义的热键（Keys）、显示未保存定义（Modified）、显示网名（Net）、星号显示每个元件的原点（Origins）、星号显示每个引脚的位置（Pins）、显示选中元件的引脚名（Pin Names）、显示所有属性（Properties）、显示返回的信息（Return）、显示选中字符的大小（Text Size）等。

10） AMS Simulator（仿真类）

仿真类的命令栏，其下拉菜单中的命令主要包括和仿真相关的命令，如：新建、编辑、删除一个仿真项、运行仿真、创建网表、查看网表、编辑模型、高级分析、反标仿真结果、编辑仿真结果等。 11） Tools（工具类）

工具类的下拉菜单中包括命令：扩展设计（Espand Design）、取消扩展（Unexpand Design）、编辑模式（Occurrence Edit）、全局查找（Global Find）、全局导航（Global Navigate）、全局更新（Global Update）、打开约束管理器（Constraints）、检查原理图（Check）、查看错误（Error）、标识信息（Markers）、运行脚本文件（Run Script）、反标识原理图（Back Annotate）、仿真（Simulate）、层次编辑（Hierarchy Editor）、生成模块（Generate View）、元件管理（Part Manager）、模型分配（Model Assignment）、打包后运行项（Packager Utilities）、自动对比项（Design Sifferences）、设计统一（Design Association）、工具选项（Options）、工具栏定制（Customize）等。

12） Window（窗口类）

窗口类的下拉菜单中主要都是与窗口相关的一些命令，如：新窗口、刷行窗口、层叠防止窗口、上下防止窗口、重排图标及当前显示项的选择。

13） Help（帮助类）

帮助类的下拉菜单命令都是与帮助相关的一些命令，如：在线帮助、新版本更新项、此工具的学习机学习文档。

2、 工具栏

对于在该课程中使用的Concept HDL版本，其常用的工具栏如：标准工具栏（Standard）、模块工具栏（Block）、添加工具栏（Add）、编辑工具栏（Edit）、颜色工具栏（Color）、标记工具栏（Markers）、群组工具栏（Group）及仿真类的模拟工具栏（Analog）、无源工具栏（Passive）、有源工具栏（Source）、线性工具栏（Linear）、分立工具栏（Discrete）、混合工具栏（Misc）及快捷工具栏共14个工具栏组成。

Concept HDL的14个工具栏可以通过单击菜单栏中的View/Toolbars自己选择打开哪些工具栏，如图7_3所示。

7_3

1）标准工具栏（见图7_4）

7_4

2）模块工具栏（见图7_5）

7_5

3）添加工具栏（见图7_6）

7_6

4）编辑工具栏（见图7_7）

7_7

5）颜色工具栏（见图7_8）

7_8

6）符号工具栏（见图7_9）

7_9

7）群组工具栏（见图7_10）

7_10

8）模拟工具栏（见图7_11）

7_11

9）无源工具栏（见图7_12）

7_12

10）有源工具栏（见图7_13）

7_13

11）线性工具栏（见图7_14）

7_14

12）分立工具栏（见图7_15）

7_15

13）混合工具栏（见图7_16）

7_16

14）快速工具栏（见图7_17）

7_17

三、Concept HDL的使用

本节主要讲解Concept HDL的使用，包括Concept HDL的启动、Concept HDL的设置以及Concept HDL的基本操作等。

1、 Concept HDL的启动

打开或新建一个原理图设计项目有两种方式：1、通过项目管理器界面进入，此内容在前面章节已介绍过，此处不再赘述；2、通过点击“开始菜单/程序/Allegro SPB 15.5.1/Design Entry HDL”，出现如图7_18所示提示选择相应的License的界面。

7_18

根据Cadence公司许可选择相应的产品许可之后，就可以进入原理图设计界面中，进行原理图设计。

如果以第二种方式进入到Concept HDL界面，会弹出一个如图7_19所示的界面，提示是打开最后一次打开的原理图设计项目，还是打开一个已有的项目，又或者是新创建一个原理图设计项目。

7_19

进行选择之后，进入到Concept HDL工作界面中，用户就可以开始设计自己的原理图了。

2、 Concept HDL的设置

在进入原理图设计界面开始一个新的设计前，首先要做的就是对Concept HDL的基本设置，比如：栅格的设置、字符的设置、节点的设置、输入\\输出项的设置等，合理的设置可以提高设计的效率和质量。Concept HDL的设置项都在工具类的下拉菜单中的Option下，单击“Tools/Options”，即可以打开设置对话框，如图7_20所示。

7_20

1） General选项卡中各功能描述

■ Save Layout at Exit：当退出时，保持Design Entry HDL原有的窗口和工

具栏设置

■ Click to Activate View：选择此项，单击激活窗口；不选中时，当光标移

动到窗口时，自动激活

■ Cursor Shapes：在命令模式下，允许使用不同的光标形状 ■ Windows Autopan：整体移动窗口功能

■ Ctrl+RMB Context Menu：选择此项：Ctrl按键+单击鼠标右键才能弹出右

键菜单；不选择此项：单击鼠标右键直接弹出右键菜单，一般情况下不选中此项

■ Multi-format Vectors：多种格式的信号命名方式：选择此项：<>、（）、[]、

冒号、逗号与&都是特殊符号，不能再用作信号名；不选择此项：上述符号除<>可以指示矢量信号和冒号（：）代表连接关系，其余符号都无特殊含义，可以用作信号名，一般默认选择此项

■ Ctrl+LMB Select and Drag：改变选择，拖动及Stroke的命令所执行的行

为：1选中时：直接按住鼠标左键画出相应的符号，即可以使用Stroke功能；按住Ctrl键，鼠标左键单击一个对象，移动鼠标就可以移动对象；按下Ctrl或Shift键，按住并拖动鼠标左键，可以选择多个选项。按下鼠标右键，在弹出菜单中选择Exclude及可以去掉选中的元件、属性或连线；2、不选择此项时：按下Ctrl键和1中不按Ctrl键的功能一样，不按下Ctrl和1中按下Ctrl键的功能一样 ■ Component Browser（Add）：选择此项，在命令栏中输入add，即可以打

开添加元件对话框

■ Show Category View（Add）：选择此项，打开添加元件对话框，默认显示

的是Category View项；不选择此项，打开添加元件对话框，默认显示的是Library View项

■ Drawing Browser（Edit）：选择此项，在命令栏中输入edit，回车即可打

开View Open窗口

■ Libraries Browser（Lib）：选择此项，在命令栏中输入lib，回车即可以打

开Search Stack窗口；不选择此项，则打开库路径的提示框 ■ Show PPT Browser：选择此项，在添加元件的时候会自动打开Physical Part

Filter项

■ Enable Pre-Select Mode：打开Design Entry HDL菜单的预选模式

■ Set PATH Property Invisible：选择此项，在放置元件的时候，元件的属性

全为不可见，不选择此项，则默认全部显示元件属性

■ Hierarchy Viewer：Hide Sheet Number：表示隐藏层次试图窗口中的模块

的页码；Hide Instance Name：表示隐藏层次试图窗口中的实例名 ■ Messages：设置在何处显示哪种类型（Fatal、Error、Warning、Information）

的信息，例如，当设置了一个很小的逻辑网格尺寸，Design Entry HDL会给出警告信息“网格太小，无法显示”，此消息如何显示就根据此处的设置；Command Line表示在命令输入栏中显示信息；Dialog表示以对话框的形式显示信息；Suppress表示不显示信息（对于致命的错误，这项是不能选择的）

■ Canonical Names：在使用全局查找、全局导航和查看属性的时候，控制

显示的名命名方式，根据选择和不选择Library、Cell和View来实现显示与不显示这三项内容；Depth便是在显示格式中的Lib.Cel:View的显示层级

■ Page Border：给新建的原理图页设定一个默认的图幅：单击“Browse”

按钮在相应的库中选择一个图幅即可，设定之后，新建原理图页就是有图幅的页面，不用再手动调入图幅了

■ Drawings：设定Design Entry HDL可以同时打开的原理图页面窗口，默

认值是50

2） Output项

图7_21所示为Output项的各选项内容。

7_21

■ Binary File：保存逻辑的二进制格式的文件 ■ ASCII File：保存逻辑的ASCII格式的文件 ■ Confirm Write：保存前需确认

■ Dependency File：按照相关信息保存ASCII文件

■ Create Netlist：当保存设计时创建一个VHDL或Verilog文本描述 ■ Verilog：当保存设计时创建一个Verilog文本描述 ■ Verilog栏的Options：显示Verilog的网表设置对话框 ■ VHDL：当保存设计时创建一个VHDL文本描述 ■ VHDL栏的Options：显示VHDL的网表设置对话框

■ Annotate Synthesis Constraints in Netlist：选择此项，Design Entry HDL会

报告设计中的约束信息

■ Allowed Global Shorts：添加全局网名列表，这些信号网名可以在设计中

短路，当在Signal1栏中填写了第一个全局网名，在Signal2中填写了第二个全局网名，再当它们短路时，不会报错（此项设置一般情况下可以不进行设置，如要设置须慎重）

3） Paths项

如图7_22所示为Paths项的各项内容

7_22

■ Category File Path：指定类别文件（.cat）的目录

■ Input Script：指定Design Entry HDL控制命令的文件路径，在启动

Design Entry HDL的时候运行此文件

■ PPT Option Set：指定PPT选项设置文件的路径，可以作为默认设置 ■ Attribute Directory：指定属性显示对话框中显示选项加载的属性文件

（.att）默认路径为（安装路径）/tools/fet/concept/attributes

4） Custom Variables项

如图7_23所示为Custom Variables项的各选项内容

7_23

Custom Variables项是用户定义变量的窗口，可以在Design Entry HDL定义变量，放置在原理图中。

Name表示在此处输入定义的变量名。

Value表示在此处输入定义变量的值。注意：变量值不能为空，否则会删除掉此变量。 5） Graphics项

如图7_24所示为Graphics项的各选项内容。

7_24

■ Add：划线时，以垂直直线方式（Orthogonal）或直线拉斜线方式（Direct） ■ Move：移动时，以垂直直线方式（Orthogonal）或直线拉斜线方式（Direct） ■ Auto Route On Move：移动元件的时候，线随元件移动自动延伸 ■ Auto Heavy If Bus Name：添加总线信号名时，线自动加粗

■ Auto Name on Tap：在命令总线高低位时，自动插入确定的总线位的总线

位符号、数据及网络名

■ Tap Symbol：指定在原理图中使用的总线位符号 ■ Open：添加空心的连接点 ■ Filled：添加实心的连接

■ Auto Dot At Intersection：网络连接时，自动显示节点 ■ Logic Dot Radius：调整原理图中的网络连接节点的直径

■ Symbol Dot Radius：调整Symbol（符号）中的网络连接节点的直径 6） Text项

如图7_25所示为Text各选项的内容

7_25

■ Size：指定文本（属性名、属性值、信号名以及注释）在原理图中的大小，

默认为0.082in，最小为0.008in，最大为1.467in；注意：如果在设计的过程中更改了文本的大小，则只对以后添加的文本有效，对先前添加的无效

■ Justification：调整文本的位置居左、居中或居右 ■ Upper-case Input：显示所有的文本

■ Text Change Editor：指定默认的文本编辑器

■ Visibility：控制属性的显示，都不显示（Invisible）、只显示名字（Name）、

只显示值（Value）、显示名字和值（Both）

■ Pin Property Visibility：控制当放置Symbol或元件的时候，引脚属性是否

显示，Invisilible表示不显示，Dedined by Component表示显示

■ Pin Number Size：调整引脚号的大小，默认为0.066in（注意：引脚号的

大小与文本的大小无关）

■ Rorate Vertical Pin Numbers During Backannotation：选中此项：自动选装

垂直引脚的引脚号，如果已经反标则不处理

■ Auto Path Properties On Components：对添加的部分自动添加Path属性 ■ Retain Delete Symbol Properties From Logic Instances（“sticky off”）：当元

件属性被删去时，自动删掉原理图中相应的默认属性

■ Power Property Visilibity：控制电源引脚属性的可见性显示，可以选择

Invisible、Name、Value及Both，默认为Value

7） Plotting项

如图7_26所示为Plotting项的各选项内容。

7_26

Plotting选项主要是对打印的一些设置，因为原理图的打印及归档工作是一项非常重要的工作，但不属于设计前的设置项，将会在以后章节中介绍。 8） Color项

Color项是对Design Entry HDL中颜色进行设置的项，包括：图形颜色（线、连接点、符号、圆弧、属性、注释、高亮）和背景的颜色选取，如图7_27所示。

7_27

9） Grid项

如图7_28所示为Grid项的各选项内容。

7_28

■ Type：定义网格类型：Decimal表示选择10进制绘制（每in对应500单

位）；Fractional表示每in对应400单位绘制；Metric表示选择公制绘制（每mm20单位）

■ Logic Grid：定义原理图绘制的栅格 ■ Symbol Grid：定义Symbol绘制的栅格 ■ Document Grid：定义文本绘制的栅格 ■ Show：显示隐藏的网格

■ Style：以点（Dots）或线（Lines）方式显示栅格 ■ Size：调整栅格的大小

■ Multiple：显示每个栅格线，定义可以放置对象的地方，可以保证线和元

件引脚的正确连接（注意：整个设计阶段包括原理图库设计、原理图绘制栅格应该尽可能的一致）

10） Signal Integrity项

如图7_29所示为Signal Integrity项的各选项内容。

Signal Integrity项是信号完整性的设置项，主要是对不同的引脚类型来赋予

一定的模型。这些引脚类型包括：IN、OUT、BI、TRI、OCL、OCA。当然也可以通过选择Retain Existing Xnets and Diffpairs项来改变差分以及Xnets的设置。

7_29

11） Check项

如图7_30所示为Check项的各选项内容。

7_30

■ Check on Write：存盘时自动检查，错误信息保存在cp.mkr和netlister.mkr ■ Electrical Checks：电气检查的项

■ Missing Pins：检查引脚属性是否不再附加在引脚

■ Unconnected Wirs：检查是否没有网名的线及有网名但是没有任何连接的

线

■ Shorted Pins：检查一个引脚连接两个以上网名的情况

■ Power-Load Signal Short：Checks for local signals connected to power

symbols whose names are different from the value of the HDL_POWER property of the power symbol

■ Voltage on Power Symbols：检查电源引脚信号的命名是否与

HDL_POWER特性值一致，如果不同则报告警告信息 ■ Graphics Checks：图形方面的检查

■ Symbols at Same Location：检查重叠的元件 ■ Hidden Wires：检查被元件隐藏的线

■ Two Wires at Pins：检查元件的引脚是否有线重叠

■ Pins Near Wire Ends：检查线不要与引脚离的太近。如果线末端同引脚的

距离比最小设定的界限还小，将会报错误信息

■ Threshold Value：用来设定线与引脚的距离，默认的值为0.017，此值刚

好等于10个最小的可调点距，另外，可以选择User Define通过上下只是来选择或选择Grid Based设置引脚与线的界限值与栅格一致 ■ Arcs At Same Location：检查重叠的圆弧

■ Pins At Origin：检查元件的引脚在（0，0）位置 ■ Name Checks：名称检查项

■ Signal Names：检查一个网线是否有多个网名

■ Signal Names In Symbols：检查Symbol中的引脚的SIG_NAME属性 ■ Misc.Checks：其他检查项

■ Symbol Place Holders：检查元件与库的place holder一致性 ■ Property Place Holders：检查属性与库的place holder一致性 ■ Multipackage Sections：检查一个元件的多个SEC_type属性

■ Page Number Mismatch：检查并在改正页码不是ASCII码的情况 ■ Online Checks：在线检查

■ Wire Short Check During Move：选择此项的时候，当移动元件及网名时，

Design Entry HDL会在线检查是否短路，如果短路则会报告错误信息：“此动作使连接改变，请使用Undo来恢复”

12） Metadata Options项

如图7_31所示为Metadata Options项各选项内容。

7_31

3、 Concept Entry HDL的基本操作

1） 窗口的基本操作

对设计窗口的操作包括：窗口界面的放大（Zoom In）、窗口界面的缩小（Zoom Out）、窗口界面的适中显示（Zoom Fit）和窗口界面的移动及局部放大。

（1） 界面的放大

界面的放大有4种方法来实现：Stroke方式，按住鼠标左键在界面中画Z幅好，如图7_32所示；使用自定义热键（可由用户指定，默认为F11）；单击工具栏中的

按钮；选择菜单栏中的View/Zoom In命令。

7_32

（2） 界面的缩小

界面的缩小没有Stroke方式，只有3种方法来实现：使用自定义热键（可由用户指定，默认为F12）；单击工具栏中的

按钮；选择菜单栏中的View/Zoom

OUT命令。

（3） 界面的适中显示

界面的适中显示有4种方法来实现：Stroke方式，按住鼠标左键在界面中画W符号，如图7_33所示；使用自定义热键（用户可以自己设定，默认为F2）；单击工具栏中的

按钮；选择菜单栏中的View/Zoom Fit命令。

（4） 界面的移动

界面的移动方法：使用热键来实现（按住Ctrl键的同时，单击上、下、左、右的箭头）；选择菜单栏中的View/Pan Up（Down、Left、Right）命令；使用Stroke方式，按住左键画相应方向的箭头，如图7_34所示；按住鼠标右键直接进行拖动。

7_33

7_34

（5） 局部放大

实现界面局部的放大可以通过选择菜单栏中的View/Zoom By Points命令或单击工具栏中的

按钮来实现。

2） 查看原理图页面

选择命令【File】/【Edit Page/Symbol】，会看到有【Next】、【Previous】、【Go to】、【Add New Page】、【Delete Page】、【Delete（n）Pages】、【Insert Page】、【Insert（n）Pages】、【Move Pages】和【Compress Pages】等选项，分别为翻到下一页、翻到上一页、到某一页、添加新页、删除一页、删除几页等。也可以单击工具栏图标

实现翻到前一页、下一页和添加新页的功能。

7_41

选择菜单命令【File】/【New】或鼠标左键单击工具栏中的以创建一个新的设计页面。

按钮，就可

2.设置格点

一般设计原理图之前，每个用户都会根据自己的习惯对界面参数进行设置，以保证自己所做的项目尺寸都是统一的。

选择菜单命令【Tools】/【Options】，打开Design Entry HDL Options界面，单击【Grid】选项卡，即可以对原理图页面格点进行设置。

一般应将尺寸设置为何元件库封装管脚间距一致。可以选择菜单命令【View】/【Grid】在页面中显示格点。

3.调入框图

如果在前边原理图通用选项中设置了缺省的图框，那么打开一个新的设计页就会自动添加设置的图框。也可以选择菜单命令【Component】/【Add】或左键单击添加菜单栏中的

按钮在原理图中添加图框。Cadence提供的Standard库

中自带原理图边框封装。

Cadence自带的原理图边框上标有横向1/2/3/4，纵向A/B/C/D，可以组合将于力图分为多个区域，方便地对原理图进行交叉标注。用户也可以自己制作原理图边框。

4.原理图平铺结构和层次结构

当进入原理图设计的时候，打开的当前页面时创建项目的时候输入的顶层图，这个时候需要确定是进行层次化的设计还是平铺的设计。

1） 平铺设计结构

平铺结构设计是在同一个模块 ，通过新增加平行结构的页来完成一个设计，这些页的关系是平行的关系，其结构如图7_42所示。

PAGE1 PAGE2 PAGE3

7_42

新建页的方法：单击工具栏中的和

来实现前、后翻页的功能。

按钮来添加一页，单击标准工具栏中的

（1） 添加图幅

在正式进行原理图绘制之前，首先要根据项目的复杂程度确定模块以及图幅的大小。单击添加工具栏中的

按钮，在Standard库中选择相应的图幅进行添

加。

（2） 添加元件

和添加图幅的操作一样，在定义好的原理图中添加相应的元件，注意当调用有多个part的元件时，一定要将所有的部分都调用出来。

（3） 添加网线及网名

单击添加工具栏中的工具栏中的

或

按钮在相应的引脚上添加网线，然后单击添加

按钮添加网名。

注意：1、对网名的命名，要根据原理图设计规范，网络命名要尽量使用关键网名，注意命名的统一性；2、对于有连接关系但是没有命名的网线，Design Entry HDL会自动赋予网名（在Allegro中显示）。命名格式为：UN+$+原理图的页码+$+the lowest name of component+$+path property of component+$+pin name of component。此类网名如果在后端的设计过程中不需要设定特别的规则可以由软件自动命名，如果需要在PCB设计过程中进行一定的约束，则建议命名，否则，会给用户带来不便。

（4） 总线的画法

选择菜单命令【Wire】/【Draw】，画出总线并给总线命名, 总线命名特定格式：总线名。当给网线加上这种格式网名之后，线会自动加粗，在本例中给总线命名为DATA<4..0>，然后选择菜单命令【Wire】/【Bus Tap】，将各个管脚与总线连接起来，如图7_43所示。

7_43

选择菜单命令【Wire】/【Bus Tap Values】，弹出【Bus Tap Range】对话框，如图7_44所示。在对话框中填写总线的最高位、最低位和递增宽度等，然后单击鼠标左键，释放左键后从上到下或者从下到上贯穿每条分支线，然后单击左键，即可将一条总线相应位信号一次设置，设置完成之后结果如图7_45所示。

7_44

7_45

到此已经画好了一个包含7根线的数据总线。 按照上面步骤，完成平铺结构原理图的设计。

本文来源：https://www.bwwdw.com/article/65to.html