数码管动态显示EDA实验三

数码管动态显示

实验三 数码管动态显示

姓名：赵佳伟 学号：1002100449 一、实验目的

l、实现实现0~9十个数的动态显示。 2、掌握数码管的工作状态。

二、实验的硬件要求

1、输入：CLK时钟信号 2、输出：LED灯

3、主芯片：ALTERA下载板

三、实验内容

用VHDL语言输入法设计一个数码管动态显示电路，要求能够使之在0~9循环显示。

四、实验步骤

（1）进入windows操作系统，打开MAX+PLUSⅡ10.0。

1、启动File／Project Name菜单，输入设计项目的名字。点Assign／Device菜单，选择器件(本设计全选用EPM7128) 。见图2.2.1。

2、启动菜单File／New，选择Text Editor file，打开编程编辑器，进行原理图设计输入。

图2.2.1

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（2）输入代码（下图2.2.2）

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3、保存

单击保存按钮，扩展名为.vhd，本实验中取名为：p4_5.vhd。

（3）编译

启动MAX+PLUS II＼COMPILER菜单，按START开始编译，生成.SOF和.POF等文件，以便硬件下载和编程时调用，同时生成.RPT文件，如图2.2.3。

图2.2.3 （4）仿真

1、创建波形文件：

①首先，将设计指定为当前项目。

②创建一个波形文件。选择菜单MAX+PLUSⅡ＼Waveform Editor，打开仿真工具Waveform Editor，或选择新建一个Waveform Editor文件，将创建一个新的无标题波形文件，如图2.2.4所示：

③储存波形文件。选择File＼Save As，在File Name框中，输入相应文件名，单击OK按钮存盘。

④设定时间轴网格大小。选择菜单Option＼Grid Size，输入时间间隔（20ns），单击OK按钮。

⑤设定时间轴长度。选择菜单File＼End Time并输入文件的结束时间（1 s）。

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图2.2.4

2、选择欲仿真的引线端子：

①选择菜单Node＼Enter Nodes Nodes from SNF出现如图2.2.5所示对话框。也可在窗口空白处右击鼠标，在快捷菜单中，同样选择Enter Nodes Nodes from SNF。

②在Type框中选中Inputs和Outputs选项，然后单击List按钮。

③在Available Nodes﹠Groups列表中将出现所有的节点，选择所需节点，用右移键将它们移到右边的Selected Nodes﹠Groups列表中。这时出现如图2.2.6所示结果。

④单击OK按钮完成。

图2.2.5

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图2.2.6

3、编辑输入节点的仿真波形：

将输入节点的某段用鼠标选中（变黑）后，单击左边工具栏的有关按钮，进行设置，实现依次仿真出对应a为0~9时sg相对应的变为1，实现数码管显示的波形曲线。编辑完成后如图2.2.7所示。

图2.2.7

4、仿真：

保存文件后，在MAX+PLUS II中选择Simulator菜单，出现Simulator对话框，如图2.2.8所示，单击Start按钮开始仿真，检查正确后，单击“确定”按钮。

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图2.2.8

5、分析仿真结果

在仿真器窗口中选择Open SCF，即打开当前当前项目的仿真结果文件p4_5.scf如图

2.2.9所示。经检验是正确的。

图2.2.9

（5）管脚的重新分配锁定：

启动MAX+PLUSⅡ＼FLOORPLIN EDITOR菜单命令，出现如图2.1.10所示的画面：

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图2.2.10

FLOORPLAN EDITOR显示该设计项目的管脚分配，这是由软件自动分配的。用户可随意改变管脚分配。管脚编辑过程如下（见图2.2.11）：

1．按下CURRENT ASSIGNMENTS FLOORPLAN，所有的输出都会出现在UNASSIGNED NODES栏框内。

2．用鼠标按住某输入输出门名称，并拖到下面芯片的某一管脚上，松开鼠标左键，使完成一个管脚的分配。 （6）实验电路板上的连线与真值表

d接6脚，clk接83脚，sg0~sg1分别接到33、34、35、36、37、39、40、41引脚。(我们实验例程的管脚分配结果)

注意：以上实验电路板上的连线可根据自己对管脚的锁定情况而定。

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图2.2.11

（7）器件的下载与配置

1．启动MAX+PLUSⅡ＼PROGRAMMER菜单，出现如图2.2.12所示对话框。 2．选择JTAG＼MULTI—DEVICE JIAG CHAIN菜单项。

3．启动JTAG＼MULTI—DEVICE JTAG CHAIN SETUP．．菜单项。

4．点击SELECT PROGRAMMING FILE．．按扭，选择要下载的.pof文件(对于MAx7000S系列)，然后按ADD加到文件列表中。

5．如果不能正确下载，可点击DETECT JTAG CHAIN INFO按扭进行测试，查找原因。最后按OK退出。

6．这时回到图2.2.12的状态，按CONFIGURE按扭完成下载。

图2.2.12

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三、实验总结

l、通过本次试验，学习并了解了MAX+PLUSⅡ10.0 Altera CPLD软件开发平台的使用。MAX+PLUSⅡ中一个完整的VHDL语言程序通常包含实体、结构体等几个不同的部分组成。

2、通过用VHDL语言输入法设计一个数码管动态显示电路，要求能够使之在0~9循环显示，熟悉了CPLD软件开发平台VHDL语言输入法设计的使用方法。与其他的硬件描述语言相比，VHDL具有更强的行为描述能力，具有丰富的仿真语句和库函数。

3、继续熟悉了组合逻辑电路设计和静态显示测试方法。与原理图输入相比，用VHDL语言进行输入使我们可以在不知道原理图的情况下也可以进行设计，且VHDL语言可以类比于C语言，降低了学习难度，对于我们初学者来说比较容易上手。所以实验设计时显得不是很难，代码设计出来之后也显得较容易。

本文来源：https://www.bwwdw.com/article/nhge.html