LPC2114中文翻译 - 图文

LPC2114/2124

单片16/32位微控制器，128/256KB ISP/IAP的flash，和10位的数模转换器。 1 概述

LPC2114/2124基于一个支持实时仿真和跟踪的16/32位ARM7TDMI-S CPU，并带有128/256 k字节（KB）嵌入的高速Flash存储器。128位宽度的存储器接口和独特的加速结构使32位代码能够在最大时钟速率下运行。对代码规模有严格控制的应用可使用16位Thumb模式将代码规模降低超过30%，而性能的损失却很小。

由于LPC2114/2124非常小的64脚封装、极低的功耗、多个32位定时器、4路10位ADC、PWM输出、46个GPIO以及多达9个外部中断使它们特别适用于工业控制、医疗系统、访问控制和电子收款机（POS）。由于内置了宽范围的串行通信接口，它们也非常适合于通信网关、协议转换器、嵌入式软件调制解调器以及其它各种类型的应用。

2 特性

16/32位ARM7TDMI-S核，超小LQFP64封装； 16 kB片内SRAM；

128/256 kB片内Flash程序存储器，128位宽度接口/加速器可实现高达60 MHz工作频率； 通过片内boot装载程序实现在系统编程（ISP）和在应用编程（IAP）。

Embedded ICE可实现断点和观察点。当使用片内RealMonitor软件对前台任务进行调试时，中断服务程序可继续运行；

嵌入式跟踪宏单元（ETM）支持对执行代码进行无干扰的高速实时跟踪； 4路10位A/D转换器，转换时间低至2.44μs； 2个32位定时器（带4路捕获和4路比较通道）、PWM单元（6路输出）、实时时钟和看门狗；

多个串行接口，包括2个16C550工业标准UART、高速I2C接口（400 kHz）和2个SPI接口；

通过片内PLL可实现最大为60MHz的 CPU操作频率； 向量中断控制器。可配置优先级和向量地址； 多达46个通用I/O口（可承受5V电压），9个边沿或电平触发的外部中断引脚； 片内晶振频率范围：10~25 MHz； 2个低功耗模式：空闲和掉电；

通过外部中断将处理器从掉电模式中唤醒； 双电源

－CPU操作电压范围：1.65~1.95 V（1.8 V± 0.15 V）； －I/O操作电压范围：3.0~3.6 V（3.0 V± 10%），可承受5V电压。

3 器件信息

表1 器件信息

型号 LPC2114FBD64 LPC2114FBD64/00 LPC2124FBD64 LPC2124FBD64/00 表2 器件选择 型号 LPC2114FBD64 LPC2114FBD64/00 LPC2124FBD64 LPC2124FBD64/00

Flash存储 128KB 128KB 256KB 256KB RAM 16KB 16KB 16KB 16KB 温度范围 -40~85 -40~85 -40~85 -40~85 名字 LQFP64 LQFP64 LQFP64 LQFP64 描述 版本 SOT314-2 SOT314-2 SOT314-2 SOT314-2

4 引脚信息

4.1 引脚

4.2引脚描述

符号 P0.0-P0.31 引脚 型号 I/O 描述 P0 口：P0 口是一个 32 位双向 I/O 口，每位的方向可单独控制。P0 口的功能取决于管脚连接模块的管脚功能选择。P0口的26和31脚未用。 TXD0是UART0发送输出端。 PWM1脉宽调制器输出1。 RXD0是UART0接收输入端。 PWM3是脉宽调制器输出3。 EINT0是外部中断0输入。 SCL是I2C时钟输入/输出。开漏输出(符合I2C规范)。 P0.0/TXD0/ PWM1 P0.1/RXD0/ PWM3/EINT0 19 21 O O I O I I/0 P0.2/SCL/CAP0.0 22 O P0.3/SDA/ MAT0.0/EINT1 P0.4/SCK0/ CAP0.1 P0.5/MISO0 MAT0.1 P0.6/MOSI0 CAP0.2 P0.7/SSEL0/ PWM2/EINT2 P0.8/TXD1/ PWM4 P0.9/RXD1/ PWM6/EINT3 P0.10/RTS1/ CAP1.0 P0.11/CTS1/ CAP1.1 P0.12/DSR1/ MAT1.0 P0.13/DTR1/ MAT1.1 P0.14/DCD1/ EINT1 P0.15/RI1/ EINT2 P0.16/EINT0/ MAT0.2/CAP0.2 P0.17/CAP1.2/ SCK1/MAT1.2 P0.18/CAP1.3/ MISO1/MAT1.3 P0.19/MAT1.2/ MOSI1/CAP1.2 26 I/O O I 27 29 I/O I I/O O 30 I/O I 31 I O I 33 34 O O I O I 35 37 38 39 41 45 46 O I I I I O O O I I I I I O I 47 I I/O O 53 I I/O O 54 O I/O CAP0.0：TIMER0的捕获输入通道0。 SDA是I2C数据输入/输出。开漏输出(符合I2C规范)。 MAT0.0：TIMER0的捕获输入通道1。 EINT1 是外部中断1输入。 SCK0: SPI0的串行时钟。SPI时钟从主机输出，从机输入。 CAP0.0：捕获定时器0和通道1的输入。 MISO0是SPI0主机输入从机输出端。 从机到主机的数据传输。 MAT0.1是TIMER0的匹配输出通道1。 MOSI0是SPI0主机输出从机输入端。 主机到从机的数据传输。 CAP0.2：TIMER0的捕获输入通道2。 SSEL0：SPI0从机选择。选择SPI接口用作从机。 PWM2是脉宽调制器输出2。。 EINT2是外部中断2输入。 TXD1: UART1发送输出端。。 PWM4是脉宽调制器输出4。 RXD1：UART1接收输入端。 PWM6：脉宽调制器输出6。 EINT3：外部中断3输入。 RTS1：UART1请求发送输出端。 CAP1.0：TIMER1的捕获输入通道0。 CTS1：UART1清除发送输入端。 CAP1.1：TIMER1的捕获输入通道1。 DSR1：UART1数据设置就绪端。 MAT1.0：TIMER1的匹配输出通道0。 DTR1：UART1数据终止就绪端。 MAT1.1：TIMER1的匹配输出通道1。 DCD1：UART1数据载波检测输入端。 EINT1：外部中断 1 输入。 RI1：UART1铃响指示输入端。 EINT2：外部中断2输入。 EINT0：外部中断0输入。 MAT0.2：TIMER0的匹配输出通道2。 CAP0.2：TIMER0的捕获输入通道2。 CAP1.2：TIMER1的捕获输入通道2。 SCK1：SPI1串行时钟。SPI时钟从主机输出或输入到从机。 MAT1.2：TIMER1的匹配输出通道2。 CAP1.3：TIMER1的捕获输入通道3。 MISO1：SPI1主机输入从机输出端。从机到主机的数据传输 MAT1.3：TIMER1的匹配输出通道3。 MAT1.2：TIMER1的匹配输出通道2。 MOSI1：SPI1主机输出从机输入端。主机到从机的数据传输。 I P0.20/MAT1.3/ SSEL1/EINT3 P0.21/PWM5/ CAP1.3 P0.22/CAP0.0/ MAT0.0 P0.23 P0.24 P0.25 P0.27/AIN0/ CAP0.1/MAT0.1 55 CAP1.2：TIMER1的捕获输入通道2。 O I I MAT1.3：TIMER1的匹配输出通道3。 SSEL1：SPI1从机选择。选择SPI接口用作从机。 EINT3：外部中断3输入。 PWM5：脉宽调制器输出5。 CAP1.3：TIMER1的捕获输入通道3。 CAP0.0：TIMER0的捕获输入通道0 MAT0.0：TIMER0的匹配输出通道0。 1 2 3 5 9 11 O I I O I/O 通用双向数字端口。 I/O 通用双向数字端口。 I/O 通用双向数字端口。 I I O AIN0：A/D转换器输入0。该模拟输入总是连接到相应的管脚上。 CAP0.1：TIMER0的捕获输入通道1。 MAT0.1：TIMER0的匹配输出通道1。 AIN1：A/D转换器输入1。该模拟输入总是连接到相应的管脚上。 CAP0.2：TIMER0的捕获输入通道2。 MAT0.2：TIMER0的匹配输出通道2。 AIN2：A/D转换器输入2。该模拟输入总是连接到相应的管脚上。 CAP0.3：TIMER0的捕获输入通道3。 MAT0.3：TIMER0的匹配输出通道3。 AIN3：A/D转换器输入3。 该模拟输入总是连接到相应的管脚上。 EINT3：外部中断3输入。 CAP0.0：TIMER0的捕获输入通道0。 P0.28/AIN1/ CAP0.2/MAT0.2 13 I I O P0.29/AIN2/ CAP0.3/MAT0.3 14 I I O P0.30/AIN3/ EINT3/CAP0.0 15 I I I P1.0 to P1.31 I/O P1 口：P1 口是一个 32 位双向 I/O 口，每位的方向可单独控制。P1口的功能取决于管脚连接模块的管脚功能选择。P1 口只有 16 到 31 脚可用。 O O O O O TRACEPKT0：跟踪包位0。带内部上拉的标准I/O口。 TRACEPKT1：跟踪包位1。带内部上拉的标准I/O口。 TRACEPKT2：跟踪包位2。带内部上拉的标准I/O口。 TRACEPKT3：跟踪包位3。带内部上拉的标准I/O口。 TRACESYNC：跟踪同步。标准 I/O 口带内部上P1.16/ TRACEPKT0 P1.17/ TRACEPKT1 P1.18/ TRACEPKT2 P1.19/ TRACEPKT3 P1.20/ 16 12 8 4 48

TRACESYNC P1.21/PIPESTAT0 P1.22/PIPESTAT1 P1.23/PIPESTAT2 44 40 36 O O O O I 拉。RESET 为低时，该管脚线上的低电平使 P1.25:16 复位后用作跟踪端口。 PIPESTAT0：流水线状态位0。带内部上拉的标准I/O口。 PIPESTAT1：流水线状态位1。带内部上拉的标准I/O口。 PIPESTAT2：流水线状态位2。带内部上拉的标准I/O口。 TRACECLK：跟踪时钟。带内部上拉的标准I/O口。 EXTIN0：外部触发输入。带内部上拉的标准I/O口。 P1.24/TRACECLK 32 P1.25/EXTIN0 P1.26/RTCK 28 24 I/O RTCK：返回的测试时钟输出。 它是加载在JTAG接口的额外信号。辅助调试器与处理器频率的变化同步。双向管脚带内部上拉。RESET 为低时，该 管脚线上的低电平使 P1.31:26 复位后用作一个 调试端口。 O I I I I I I TDO：JTAG接口的测试数据输出。 TDI：JTAG接口的测试数据输入。 TCK：JTAG接口的测试时钟。 TMS：JTAG接口的测试方式。 TRST：JTAG接口的测试复位。 管脚悬空。 外部复位输入：当该管脚为低电平时，器件复位，I/O 口和外围功能进入默认状态，处理器从地址0开始执行程序。具有迟滞作用的TTL 电平，管脚可承受5V电压。 振荡器电路和内部时钟发生电路的输入。 振荡放大器的输出。 地：0V电压参考点。 模拟地：0V 电压参考点。它与 Vss 的电压相同，但为了降低噪声和出错几率，两者应当隔离。 PLL 模拟地：0V 电压参考点。它与 Vss 的电压相同，但为了降低噪声和出错几率，两者应当隔离。 1.8V 内核电源：内部电路的电源电压。 模拟 1.8V 内核电源：内部电路的电源电压。它与 V18 的电压相同，但为了降低噪声和出错几率，两者应当隔离。 3.3V 端口电源：I/O口电源电压。 模拟 3.3V 端口电源：它与V3 的电压相同，但为了降低噪声和出错几率，两者应当隔离。 P1.27/TDO P1.28/TDI P1.29/TCK P1.30/TMS P1.31/TRST n.c. RESET 64 60 56 52 20 10 57 XTAL1 XTAL2 VSS VSSA VSSA(PLL) VDD(1V8) VDDA(1V8) 62 61 59 58 17,49 63 I O I I I I 6,18,25.42,50 I VDD(3V3) VDDA(3V3) 23,43.51 7 I I 5、功能介绍

5.1、结构综述

ARM7TDMI-S 是通用的 32 位微处理器，它具有高性能和低功耗的特性。ARM 结构 是基于精简指令集计算机(RISC)原理而设计的。指令集和相关的译码机制比复杂指令集计 算机要简单得多。这样使用一个小的、廉价的处理器核就可实现很高的指令吞吐量和实时 的中断响应。

由于使用了流水线技术，处理和存储系统的所有部分都可连续工作。通常在执行一条 指令的同时对下一条指令进行译码，并将第三条指令从存储器中取出。

ARM7TDMI-S 处理器使用了一个被称为 THUMB 的独特结构化策略，它非常适用于 那些对存储器有限制或者需要较高代码密度的大批量产品的应用。 在 THUMB后面一个关键的概念是“超精简指令集”。基本上，ARM7TDMI-S 处理器具有两个指令集：1、标准 32 位 ARM 指令集 ；2、16 位 THUMB 指令集。THUMB 指令集的 16 位指令长度使其可以达到标准 ARM 代码两倍的密度，却仍然保持 ARM 的大多数性能上的优势， 这些优势是使用 16 位寄存器的 16 位处理器所不具备的。

因为 THUMB 代码和 ARM 代码一样，在相同的 32 位寄存器上进行操作。 THUMB 代码仅为 ARM代码规模的 65%， 但其性能却相当于连接到 16 位存储器系统 的相同 ARM 处理器性能的 160%。

5.2、片内 FLASH 程序存储器

LPC2114/2212 集成了一个 128K，而 LPC2124/2214 集成了 256K 的 FLASH 存储器系统。该存储器可用作代码和数据的存储。对 FLASH 存储器的编程可通过几种方法来实现：通过内置的串行 JTAG 接口， 通过在系统编程（ISP）和 UART0， 或通过在应用编程（IAP）。使用在应用编程的应用程序也可以在应用程序运行时对 FLAH 进行擦除或编程， 这样就为数据存储和现场固件的升级都带来了极大的灵活性。

LPC2114/2212的 FLASH 存储器提供了一个至少1000000次的擦拭和20年的数据保留。

片内的bootloader为LPC2114/2212的 FLASH 存储器提供程序阅读保护，当CRP是可用时，JTAG调试端口或ISP命令进入片内的RAM或者flash存储器是不能工作的。

然而，ISP的flash擦出命令可以在任何时候被执行（无论CRP是否是开还是关）。通过彻底擦除片内的用户flash可以移除CRP，随着CRP的关闭，通过JTAG完全进入片内或者ISP是可以的。

5.3、片内静态 RAM

LPC2114/2124/2212/2214含有16kB的静态RAM， 可用作代码和/或数据的存储。 SRAM支持8位、16位和 32位访问。

5.4、存储管理分析和规划系统

LPC2114/2212的 FLASH 存储管理分析与规划系统与包含了几个明显的区域，如下图所示。

此外，CPU中断指引也许会被规划为允许它们在flash存储或者片内静态RAM，这将在6.19介绍。

5.5、中断控制器

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