数字电路课程要点

数字设计 15

数字电子技术飞速发展，目前各类教材的体系和内容都难以适应，难免存在不足之处。 为了便于学生更好地理解与掌握这一技术的思想要点，根据具体课程的内容组织安排，特编写本文，方便于学生的预习和复习。

本文作为一种简写的讲稿，将课程内容分为3部分9章，并具体划分到32次课。对每次课给出内容提纲、参考教材章节目录，同时附加了较为丰富的课程设计题目，供学生选择。

课程总体安排

共64学时，32次课

第一部分： 数字逻辑的标准设计

第1章 数字系统的标准设计 3次 第2章 逻辑单元的电路设计 3次 第3章 信号编码与运算 3次

第二部分：组合优化设计

第4章 基于逻辑单元的组合设计 4次 第5章 基于功能单元的组合设计 3次 第6章 基于集成块的组合设计 4次

第三部分：时序控制设计

第7章 时序控制设计 3次 第8章 同步状态机设计 5次 第9章 计数器与移位寄存器 4次

第1次课（1-1）

开题：（1学时）

数字设计的目标

数字系统的硬件设计

芯片上的数字集成电路设计

使用商用集成块进行设计

数字设计的内容

标准设计（标准单元及标准连接方式）；

组合设计：选用逻辑单元或运算单元进行最佳组合设计；

时序设计：对运算流程进行控制，根据状态检测结果发布指令；

课程安排：

课程讲解章节安排与教材的对应关系—说明文档

学习特点与考核方式

自学与听讲结合：资料查找与综述

设计的参与：课堂练习、课程设计、课后作业

课后作业： 参考书选择：

到图书馆查找3本最新的数字电路参考书； 记下书名、作者、出版单位及时间； 对比分析其章节安排；

给出你对比的结论：课程的印象

课程设计

课程设计的表述方式：小论文

在国内教学刊物上查找5篇短小的论文：列出论文题目、作者、刊物、时间等信息； 分析这些论文的基本格式，了解科技小论文的基本构成要素； 以这些基本要素为基础，将你的分析结果表达为一篇小论文： “论科技小论文的写作”

第一章 数字系统的标准设计

数字系统

对数字信号进行处理

数字信号特点

变化离散：存在可分辨的稳定状态—数字表达 二进制表达：有限位数—有限状态

数字系统的表达

输入状态可以列表罗列；

输入状态变化导致输出状态变化：输入状态决定输出状态；

真值表设计步骤

分析输入状态数量，并用二进制串表达； 将输入状态按照二进制串升序排列；

对每个输入状态，指定对应的输出状态，并用二进制串表达。

真值表设计典型例子 3位表决器 4位素数检测器

4位最低位加1的加法器

教材参考章节： 第1章

第4章：4.1

第2次课（1-2）

基本逻辑运算的导出：

自顶向下（Top-down）分割设计 仅从端口进行分析

设子系统的端口数量可能少于系统整体；

对输出端的分割

单输出系统：逻辑判断系统 逻辑系统的并行设计

对逻辑系统输入端的分割：

最极端的系统--单输入逻辑分析： 非运算

路径合并的需要--2输入逻辑分析： 与、或运算

基本逻辑的组合—符号表达 与非、或非

多输入与、多输入或

2输入逻辑的数量分析

教材参考章节： 第4章：4.1

第3次课（1-3）

数字系统的标准逻辑运算表达

展开定理证明—运算完备性 完备证明方法：真值表对应

展开定理表现的对系统的分解设计

展开定理的推广

将系统完全表达为基本逻辑运算的组合； 简化表达的引入：变量的乘积项---最小项

最小项的特点

与输入状态的对应：每个输入状态中所有变量的乘积项； 正变量与反变量—与二进制串的关系； 何为最小：该乘积取1的概率

标准和、最小项和

将真值表采用最小项和形式表达；

只有输出为1的对应最小项出现：“1”的列表；

运算顺序规则

取非优先，然后是与（乘积），最后是或（加和）；

逻辑图表达规范

信号从左向右传输：每个器件输入在左，输出在右，无需箭头表达 反相器阵列---变量总线---与门阵列---或门阵列 信号名尽量标注于器件输出端

连线分支一律采用三分支方式，避免十字连接

标准和设计的典型例子 3位表决器 4位素数检测器

教材参考章节： 第4章：4.1

第4次课（2-1）

第二章 逻辑单元的电路设计

逻辑量的电平对应

高电平 1 低电平 0 理想电平：正电源、接地

逻辑运算的简单实现

二极管与、二极管或、三级管反相器 简单逻辑的问题：

与理想电平的偏差、静态电流与功耗

开关电路的思想

输出通过开关获取理想电平；

输入通过开关控制输出：每个输入至少控制2个开关 互补开关阻断静态电流；

MOS开关器件原理

通过栅极电场吸引载流子形成导电沟道； 两种载流子：互补的开关控制特性 如何加强吸引作用：

基底电平的作用，对电平的传输能力

基本逻辑的实现

单输入器件：反相器

2输入器件：连接的互补性

与非、或非： 为什么一定有反相？ 与、或的构成：后接反相器

CMOS结构的扩展 要点：

每个输入控制1P1N；n输入器件由2n个晶体管构成； NMOS串联表达与，并联表达或； 每个器件输出必定含有反相；

3输入基本器件分析 AOI、OAI

多输入逻辑分析

问题：整体设计比分解设计使用晶体管更少？

开路门设计

将P网络用上拉电阻取代；

不同输出端可以直接连接，实现“线与”运算；

教材参考章节：

第3章：3.1—3.3、3.7、3.10

第5次课（2-2）

MOS器件的静态模型

存在导通电阻，该电阻与栅极电压有关；

栅极输入变化时，输出状态随之变化：电压转移特性的表达 p101、p176

电平容限的选择

避开放大区：区分高电平、低电平 输入输出电平容限的差异：噪声容限

重要指标的表达方式：电压/电流、输入/输出、高电平/低电平、最大值/最小值 意义：对噪声的抑制，电平状态的理想化

驱动能力

器件电平容限对输出电流的限制

器件并联可以提高驱动能力—驱动能力与集成面积正比； 典型的驱动需求：

片内驱动：CMOS负载，uA以下 端口驱动：阻性负载，mA以上

最大集成设计

只针对所需的驱动需求进行设计；

片内采用最小器件进行设计；

1X器件设计 反相器设计

多输入与非门设计：

N个器件串联的路径，每个器件面积需扩大为N倍； 整体设计：面积与输入为平方关系 分割设计：面积与输入为线性关系

最大集成设计应该采用分解设计：基本单元为2输入器件。

教材参考章节： 第3章：3.4—3.5

第6次课（2-3）

MOS器件的动态模型

电容：对电荷的约束能力 栅极电容、漏极与源极电容 同类电容与面积正比

CMOS电路的动态特性

输入电容：由连接的栅极电容构成； 输出电容：由输出端连接的电容构成；

信号传递的时间延迟 输入端电容的状态变化 输出端电容的状态变化

时间延迟正比于改变状态的电容容量

时间延迟与信号传递的路径有关：多少电容需要改变状态？

功耗也正比于改变状态的电容容量，同时与电源大小成平方关系；

大驱动逻辑单元的设计 反相器：面积的增加；

与非、或非逻辑：采用1x逻辑设计，利用缓冲的最后一级反相器提供大驱动能力；

不同规模集成电路设计的要点

端口器件的面积成本和延迟远大于内部同类器件；

中小规模：成本与延迟主要与端口有关，内部逻辑无需优化；

超大规模：成本与延迟主要与内部逻辑有关，内部功能单元需要进行优化设计；

IC对外驱动及外部接口电路设计

分别考虑高低电平时对端口电平容限和驱动能力的满足； 在此条件限制下，可将IC端口等效为电压源。

IC输入端口的处理：施密特器件

模拟输入噪声导致的状态翻转问题； 施密特器件的构成原理

课程设计

考虑1x的2输入与非门设计，将开路门设计与标准设计对比，若要求保持高低电平的容限和驱动能力对称，则开路门设计的面积会是标准设计的多少倍？（要求得出开路门中上拉电阻的表达式：与电平容限的关系。但忽略该电阻的面积。） 分析开路门的应用特点及可能的应用范围。

课程设计

分析采用其他方式形成逻辑电路（例如TTL、ECL等）的原理、结构与特点，讨论其应用范围。

课程设计

分析7段译码器各段的最小项和表达的电路实现，分析电路设计的成本以及最长延迟时间。

教材参考章节： 第3章：3.6

第7次课（3-1）

第三章 数字系统中的信号编码与运算

数字系统的输入方式

数据采集：通过采样系统和量化编码---数值类信息 键盘输入方式：文字符号类信息

数值的表达方式

定点数制：采用小数点区分整数部分和小数部分 数值、基数、权重

典型进位制的转换方式：

二进制转十进制：数值与权重结合相加；

十进制转二进制：整数部分 除2取余 小数部分 乘2取整

采样系统要点

采样开关、保持电容、电压隔离与跟随

量化编码的要点

采样数值范围的归一化：以电源为单位，在0—1之间表达； 对采样范围进行分区，对应于不同的二进制编码

例：1位量化器设计

分区边界的形成、通过比较形成编码：二进制表达 误差、分辨率

例：3位ADC的设计

量化尺度、比较器阵列、温度码到二进制码 误差与量化位数的关系：以模拟电源为单位

DAC设计要点

二进制数到十进制数的转换

DAC结构：加权电流的构成、选择开关阵列、汇总与比例放大

典型DAC

权电流、权电阻、R-2R

二进制串的缩写表达：八进制、十六进制、转换规则

课程综述

关于不同进制数之间的转换规则与实用方法；

不同类型的ADC：原理、结构、性能特点、应用范围

教材参考章节： 第2章：2.1—2.3

第8次课（3-2）

无符号数特点

正小数，量化位数表达精度

最高位与最低位的意义：数据范围的限制

无符号数运算

运算数据精度一致，运算过程保持数据精度，

加法：从低位向高位进位，最高位进位为溢出错误； 乘法：不会出现溢出错误，乘积结果需要进行截断；

符号数表达与运算

减法可能产生符号数，使用符号数做代数和可以消除减法； 符号的添加：最高位之前

添加0表达正号—数据不变 添加1表达负号—数据变化； 符号数比无符号数增加1位：符号位

原码表达

只添加符号，数值部分保持无符号数不变； 适合进行乘法运算，不能用于代数和运算；

补码表达

先对无符号数添加0以表达正数；

然后再利用代数和规则寻找对应的负数编码：与正数相加为0的数； 先将每位取反：反码表达；然后最低位加1；最后去掉最高位进位；

符号添加导致的改变： 原码：改变符号位； 反码：改变每一位；

补码：改变每一位，最低位加1，去掉最高位进位；

同一个数不同表达之间的转换 正数：完全保持不变

负数：保持符号位不变，后面部分变化：

原码—反码：后面每位改变

原码—补码：后面每位改变，最低位加1，去掉最高位进位； 反码—补码：最低位加1或减1，去掉最高位进位或借位；

补码加法运算规则

代数和只能采用补码加法运算； 运算中忽略最高位进位；

溢出的判断和处理

基本条件：相加数据符号位相同—可能溢出 判断理由：输出符号与输入符号不同—溢出错误 解决方法：添加符号位---数据部分除以2

格雷码

二进制数顺序变化存在的问题：各位变化的延迟可能不同，导致中间状态出现； 格雷码的特点：顺序变化（相邻变化）时，只有1位发生改变，没有中间状态； 二进制码到格雷码的转换：

位数保持不变，最高位保持不变；

将每位二进制码与其左边的位进行比较，得到对应的格雷码：相同为0，不同为1；

课程设计

若模拟电压变化具有正负取值，会对ADC中的采样保持和量化编码系统形成什么影响，设计相对应的ADC，使其输出的数据表现为4位符号数；

教材参考章节：

第2章：2.4—2.6、2.8、2.11

第9次课(3-3)

数字键盘设置及其编码

单键输出设计：独热码 阵列输出设计：双热码

BCD编码

采用最少位数实现有效编码； 8421码：自然权重码 2421码：权重自补 余3码： 自补

用数据进行控制：译码

根据不同的二进制输入产生输出控制信号； 7段译码器：对发光管显示的控制；

BCD译码器：输入4位，控制10个对应器件；

二进制译码器：每个不同的二进制输入态控制1个对应输出。

奇偶校验编码

在数据存储或传输时，为避免出现错误，为数据附加检测位； 奇/偶校验：在数据串后附加校验位，使1的数量为奇/偶 在存储或传输前进行附加，在取出或接收后进行检测； 单数据附加及检测：错误检查 阵列数据附加及检测：错误纠正

课程设计

完成下列数字键盘的编码器设计：真值表、标准运算式、逻辑图 实现从独热码到8421码的编码； 实现从双热码到余3码的编码；

教材参考章节：

第2章：2.10、2.12—2.15 第6章：6.4、6.5

第10次课(4-1)

第四章 基于逻辑单元的组合设计

对偶概念

正逻辑与负逻辑

正负逻辑的外在表现：端口取非

对偶定理

逻辑分割对对偶的影响：对偶系统由对偶部件构成，连接方式不变 基本单元的对偶： 反相器—自对偶 与或运算—互对偶 任何逻辑可以由不同器件连接形式构成；

德摩根定理及意义

与非、或非运算的不同表现方式

运算意义：取非符号的提取或分配

设计意义：反相圈在输入与输出间的移动

加圈设计：对反相器的精简设计

通过在逻辑器件内部连接的输出端上加入成对的反相圈，将非基本器件直接转变为基本器件，大幅度减少反相器用量；

标准门

在复杂电路中采用加圈设计，反相器用量及性能影响可以忽略； 每个与、或运算符号可以近似对应于2输入基本电路单元：标准门 系统的成本和延迟可以通过运算表达式进行粗略估计。

课程设计

对于输入从3到16的与门和与非门，根据加圈设计，分析采用基本逻辑器件的电路实现方案，分析其成本和运算时间，以及反相器的用量。

教材参考章节： 第4章：4.1、4.2

第11次课(4-2)

展开定理及标准运算式的扩展 标准和与标准积的对比

基本逻辑定理及其在电路优化上的运用 从左到右所表达的优化

真值表的卡诺图表达 输入变量的坐标分离

坐标变量的排布规范：高位在左、低位在右；先横坐标，后纵坐标； 输入状态相邻关系的表现：坐标的设置方式

将逻辑式采用卡诺图表达 标准和与标准积 与或运算、或与运算

利用卡诺图进行设计优化：最小和 对1的矩形覆盖：

覆盖所有的1，不覆盖任何0；

每个覆盖中1的数量应为2的整数方； 覆盖应尽可能大，1可以为多个覆盖共享； 覆盖数量应尽可能少：其中必须有独有的1；

写出每个覆盖对应的变量乘积项：

变量为该覆盖中取常数的变量：1为正变量、0为反变量 将所有覆盖的乘积项相加，得到最小和。

举例说明

对1的覆盖、对1的共享、不必要的覆盖

课程设计

参考课程对最小和的分析，讨论利用卡诺图进行最小积设计的方法，并利用该方法完成类似课堂作业的内容。

教材参考章节： 第4章：4.3

第12次课（4-3）

无关项

卡诺图与真值表的不对应：真值表中没有的输入项 无关项的输出可以任意设定

利用无关项进行设计优化

例1：编码器 4位独热码转换为2位二进制码 例2：编码器 4位温度码转换为3位二进制码 例3：译码器 8421码转换为独热码

卡诺图的运算

运算对每个方格的输出量进行：取非、乘以变量

对偶：先对输出取非，再对输入取非（数字取补） 相同变量的卡诺图可以相互进行运算：与运算、或运算 涉及无关项的运算规则

多变量函数表达与化简 当变量数量大于4时，可以选择4个变量建立卡诺图，将其余变量通过运算填入卡诺图中； 写最小和时，先对1进行覆盖，再对单变量进行覆盖，再对多变量进行覆盖； 后面的覆盖可以通过共享前面用过的相容方格进行扩大。

静态冒险问题

表现：在二级结构中，理论上不变的输出出现尖锐脉冲； 原因：输入到输出存在不同延迟路径导致。 分类：与-或结构、或门输出 静态1冒险 或-与结构、与门输出 静态0冒险

静态冒险的检测与消除

不同覆盖间存在未覆盖的公共边界：

两边不变的变量取值为冒险条件，导致变化变量有不同路径到达输出； 变化的变量为冒险的引发因素；

增加冗余覆盖，消除引发冒险的未覆盖公共边界，即可消除冒险； 更常见的做法是：等待输出状态稳定再进行数据采样。

课程设计

通过查找资料，分析讨论关于组合冒险的现象、来源、检测方法、消除方法等内容。

课程设计

对7段译码器，画出各段的卡诺图，利用无关项进行化简，写出对应的最小和、最小积，并分析其成本和运算时间。

教材参考章节： 第4章：4.4

第13次课（4-4）

共享运算提取优化

从基本门为单元的角度考虑，卡诺图优化不一定最好； 例1：逻辑定理T8表达的优化 例2：3变量表决器的优化

例3：4位最低位加1加法器的优化

二进制译码器设计

二进制码转变为独热码；

输出方程：最小项、n个变量乘积、2个输出；最小项发生器。

例：4位译码器 16个输出、48门

提取前2位共享：减少12门； 提取后2位共享：减少12门；

设计结构：使用2个2位译码器分别进行高2位和低2位译码、各输出4线； 将高位和低位输出送入与门阵列进行交叉相与，形成16个输出。

推广：2个4位译码器结果相与，构成8位译码输出； 2个8位译码器结果相与，构成16位译码输出；

当译码器规模足够大时，每个输出最小项成本只有1门。

数据选择器与数据分配器

译码器输出通过与门阵列进行数据传输控制； 数据选择器输出方程； 单向总线控制

传输门、三态门

传输门结构：N和P同时通断，可以传输高电平和低电平（模拟开关），可以双向传输；

n

三态开关：在集成设计中，反相器为传输门提供驱动； 三态器件使用规则：

不能单独使用为后续器件提供驱动；

每个三态器件的输出一定与其他三态器件输出共同驱动同一根数据线；

任何时候，连接到同一根数据线上的多个三态输出中，有且仅有1个为开通，其余均为断开；

双向数据总线的构成

以三态器件构成对总线传输方向的选择；

以数据选择器和分配器构成发送源和接收者的选择；

课程设计：

对于7段译码器进行总体设计，在各段最小和、最小积的基础上，通过提取共享运算进行优化设计，得出最小成本的设计方案，并对最长延迟时间进行分析。

课程设计：

分析双向总线控制采用三态门与数据选择器/分配器结合设计的原因，只使用一类器件会存在什么问题？

教材参考章节：

第6章：6.4、6.6、6.7

第14次课 （5-1）

第五章 基于运算单元的组合设计

异或门特点

2输入单输出：输入不同则输出1；

加圈效果：取非、对偶 异或与同或（异或非） 对数据传输的控制：取非控制

运算规则：满足结合律，对与、或运算不满足分配律

异或运算的应用

奇偶校验电路的设计

符号数的转换控制：原码—反码 二进制码—格雷码转换电路

比较器设计：相等比较 位数相同，每1位都相同

数值比较器

本位比较：不同 大或小

扩展比较：本位相同，传递低位比较结果

常数比较器

相等比较：与门和反相器结合 数值比较：判断A>C时

从高位到低位，将A的对应位与C的对应位进行比较 若C的对应位为1，则A的对应位输入与门端； 若C的对应位为0，则A的对应位输入或门端；

课程设计：

分析A大于等于常数C的电路设计方法，并举例进行说明。 分析所设计电路的成本和运算时间。

教材参考章节： 第6章：6.8、6.9

第15次课 (5-2)

加法器原理

从低位到高位逐渐相加，逐级进位；

满足无符号数和符号数（补码）相加要求。

加法器基本单元

半加器：2位输入相加，输出2位；最低位相加

全加器的设计：3位输入相加，输出2位；具有低位进位的高位相加

卡诺图设计；

本位和输出：奇校验结果 采用2次半加设计；

串行加法器

由半加器和全加器串接构成；

可扩展设计：带有最低位进位和最高位进位端； ASIC设计：不带上述端口；

最低位加设计：全用半加器构成。

与常数相加

加法单元的变化：半加、全加 只需要半加单元

例：A+01100100 低位0无需相加，高位全都使用半加；

算术逻辑单元ALU

利用串行加法器进行无符号数相减：

利用异或阵列实现对输入进行正反变量切换选择； 若对各种输入端都进行类似切换选择：

根据选择器控制信号的不同，可以实现多种算术运算； 若对输出项进行类似选择：

可以实现多种逻辑运算；

为加法器配上多个输入输出选择电路，构成多功能运算器；

对输入输出的选择构成运算指令，ALU按照运算指令对输入数据进行运算。 再加上对输入输出数据通道的控制，构成中央处理系统CPU。

课程设计：

根据本课程采用的基本逻辑单元设计串行加法器，分析采用超前进位算法（见教材）进行设计可以实现的效果与问题。

课程设计：

通过对串行加法器设置数据选择器，实现ALU的设计，要求能够完成尽可能多的实际运算。

给出设计的全部指令集合，详细说明数据选择器的设置和相关指令的作用。

教材参考章节： 第6章：6.10

第16次课 (5-3)

ALU的局限

在进行算术运算时，ALU的运算组织为串行运算方式，运算时间较长。 当面临大规模数据处理时，采用ALU运算方式会耗费大量运算时间，不能满足设计需求。 在数字系统中，针对大规模数据运算，专门设计并行运算系统以实现硬件加速，已成为数字运算系统（例如DSP系统）的典型设计方式。 在这类系统设计中，除了考虑成本优化因素外，更重要的是如何通过设计进行运算时间的优化。

数据累加

在数字系统中，经常需要将大量数据进行累积相加，这样的运算称为数据累加。 例：对同时到达的64个8位数据进行相加，得到结果也为8位数据。

基于串行加法器的并行设计

使用32个8位串行加法器对64个数据进行第1级并行相加，产生32个数据； 再使用16个8位串行加法器对32个数据进行第2级并行相加，产生16个数据； 以此类推，经过6级运算后，得到最终结果； 延迟时间为8位串行加法器延迟时间的6倍。

基于半加和全加单元的并行设计

考虑到串行加法器的运算过程，低位结果先产生； 一旦前级产生部分结果，后级运算就可以开始；

累加器延迟可以表现为单个串行加法器延迟加上级间延迟； 该设计在相同成本条件下，可以大幅度缩短运算时间。

乘法器设计

乘法运算是信号处理系统中常用的运算。

主要设计方式有3种：查表式设计、移位相加设计、乘-累加设计。 例：2个8位无符号数据相乘，产生8位输出结果，采用直接截断。

查表式设计：

采用标准组合真值表表达乘法器的输入输出关系，然后采用组合逻辑设计或存储器实现查找表。

查表式设计的电路结构通常由2部分构成，先由二进制译码器对输入进行译码，然后由或门阵列合并相应的输出。对于8位乘法器，需要一个16位二进制译码器和8个多输入或门。 该设计概念简单，由于采用全并行设计，运算速度可以得到最大优化，但成本随着位数的增加而急剧增加，因此通常只用于很少位数的数据相乘运算。

移位相加设计：

该设计根据乘法运算规律，将乘数A与乘数B的每一位进行相乘，然后进行相加；由于B的各位只能取0或1；取1时，相加的数表现为A的移位复制；而取0时，则不进行该复制数的相加。

这种设计将乘法运算完全改为加法运算，通过B的每一位选择一个数进行相加；相加方式非常容易编制为软件程序，形成递推运算：每次运算先将A向左移动一位，然后根据B对应位是1或0，判断是否将移动后的A与以有的相加结果进行相加。 在进行硬件设计时，该设计需要在每一步都使用数据选择器对新加入数据进行选择，然后再利用串行加法器进行相加。在设计8位乘法器时，只需要7个串行加法器和8组选择器就可以实现，成本大大低于查表式设计，但由于移位相加过程本质上表现为串行运算，运算时间比较长。

这种设计特点是运算分级清楚，容易形成流水分级或迭代运算结构，也非常容易扩展到更多位数的乘法器设计。

乘-累加设计：

该设计完全根据乘法手工运算规则，先将A的每一位与B的每一位进行独立相乘，然后再将相乘的结果进行相加。设计时，乘法过程可以通过与门阵列全并行实现，而加法过程则可以采用累加的方式进行设计。在设计中可以比较充分地利用半加和全加单元的选择来降低成本，也可以在累加过程中采用低位运算结果及时投入下级计算的方式来缩短运算时间，在进行乘法器的组合设计时，此方法可以使成本得到最大优化，而速度也得到较好优化。 此方案的缺点是运算架构错综复杂，扩展和流水设计比较困难。

课程设计：

在大量数字系统的设计中，需要将输入信号与固定的系数（例如滤波器系数、变化系数等）进行相乘。为了降低成本提高速度，需要考虑常数乘法器的设计：将输入信号与常数进行相乘。请分析采用乘-累加方式进行常数乘法器设计的基本方法，并与变量乘法器对比，分析由此得到的优化效果。

教材参考章节： 第6章：6.11

第17次课 (6-1)

第六章 基于组合集成块的设计

集成块的特点

小规模块：内含多个独立的门电路块，可用于连接设计；

中规模块：内含一个具有特定运算功能的电路，可以进行扩展； 大规模块：中小规模存储器阵列； 超大规模：大规模存储、FPGA

基于集成块的设计

根据数字系统设计需要，选择现有集成块，通过连接或编程实现设计。

设计要点：中小规模块成本与延迟基本相同，采用块延迟和块成本进行评估； 例：一个BCD运算器的设计：运算定义、卡诺图、最小和、逻辑图

基于SSI集成块的设计

1 采用与-或结构直接实现：问题：或门资源不足，需要进行分解设计：时间与成本 2 采用与非-与非实现：可以用多余的与非门实现反相器；

3 采用AOI结合反相器实现：选取反函数进行设计，减少反相器用量；

未使用输入端的连接方式：

必须连接固定电平，不能悬置； 需要保障不影响其他输入端的使用：

整个门没有使用时，应按照关门状态设置；

对部分使用的门，应按照开门状态设置；也可以与使用的输入并接，但延迟有所增加；

典型中规模集成块

多数为特定功能的实现：编码器、比较器、加法器等

只有集成二进制译码器和集成数据选择器可以用于一般逻辑电路的设计。 需要重点关注：输入输出关系和表达特点、控制端的作用和扩展方式。

集成二进制译码器

典型集成块：74139、74138

端口特点：低电平有效输出---最大项输出 扩展方式：利用使能端进行控制

基于集成二进制译码器的设计

译码器可以提供输入信号的全部最大项/最小项； 输出逻辑可以表现为输入的最小项和、最大项积； 特点：多个输出可以共享译码器的输出；

1 最小项和实现：采用与非门选择相应输出端； 2 最大项积实现：采用与门选择相应输出端；

根据输出中1或0的相对多少进行设计选择；多余的与非门可以用作反相器；

对输入中的公因式进行提取，可以减少变量数量，提高设计效率；

教材参考章节： 第1章：1.6

第6章：6.1、6.2、6.4

第18次课 (6-2)

集成数据选择器

典型集成块：74151、74153 端口特点：输出方程

扩展方式：利用使能端进行控制

基于集成数据选择器的设计

标准输出方程和标准卡诺图：可以表现为最小项和的形式； 通过标准卡诺图对比建立连接关系； 每个集成块只能用于单输出逻辑的实现；

例1 3变量函数的直接实现：直接将数据端接1或0； 例2 4变量函数的实现：将变量和反变量连接到数据端； 例3 4变量函数实现：通过利用无关项化简，消除反变量； 例4 4变量函数实现：使用反函数消除或提取反变量；

特定功能中规模集成器件

74148 8位优先编码器 对最高有效输入进行编码输出；

低电平有效的输入输出 GS和EO的意义：扩展方法 7449 7段译码器 输入A为低位、D为高位；BI的意义； 74541 8位单向总线控制 74245 8位双向总线控制 74280 奇偶校验器 7485 4位数值比较器 74283 4位串行加法器

教材参考章节： 第6章：6.4—6.10

第19次课 (6-3)

半导体存储器的结构特点

由地址译码器、存储阵列、输入输出控制3部分构成；

n位地址输入，产生2n个字线输出，对相应存储单元进行控制； 受控制的存储单元通过位线，经由输入输出控制对外交流数据；

存储器的分类

每个字线与位线的交叉点设置存储单元；

ROM 通过开关器件连接使字线状态能够影响位线状态；可以掉电保存； RAM 通过字线控制的开关器件联通存储单元到位线的通道；不能掉电保存；

ROM分类

掩膜ROM：二极管连接、三级管连接 连接表达1

熔丝ROM：PROM，通过烧断熔丝写0，只能一次性写入，不可恢复； 可檫写ROM：EPROM，采用浮栅技术，注入电荷写0，放电恢复1；

RAM分类

SRAM：存储单元为锁存器，结构较复杂，集成度较低，状态稳定可靠，存取速度快； DRAM：存储单元为电容器，结构简单，集成度高，但状态稳定性差，需要不断刷新；

集成半导体存储器

地址输入、数据输出与存储量的关系； 写入的控制；

片选：对译码器的控制

输出使能：采用三态开关进行总线连接控制； 利用CS和OE端进行扩展：

位扩展：高位和低位分别置于不同存储器中，采用相同输入进行控制 字扩展：利用译码器进行片选，利用或门对输出进行合并。

基于集成半导体存储器的设计 将信号从地址输入端引入； 译码器产生输入的全部最小项；

利用存储阵列中的1选择得到最小项和；

根据设计任务所需要的输入端数量和输出端数量，选择适当的集成半导体存储器； 根据输入输出关系的真值表，在存储阵列中写入1或0：设计编程；

特点：可以利用单片集成块实现多输入多输出逻辑；

利用存储器的改写能力，可以对设计进行反复修改更新； 设计复杂性取决于输入的数量。

教材参考章节： 第9章：9.1—9.4

第20次课 (6-4)

可编程器件简介

存储器作为可编程器件的基础，可以实现多输入多输出数字系统设计；

但整体设计成本过高，需要将设计分割为较小的功能单元，然后进行组合； 在一个芯片上集成大量小型存储器，利用小型存储器实现系统的功能单元，可以获取更高

的设计效率。如何构建这些存储器阵列，以及如何实现它们之间的可编程互联，形成了可编程器件的发展目标。

FPGA 现场可编程门阵列

逻辑单元阵列：4输入单输出存储器，附带输出选择控制；

可编程连线资源：由大量三态器件进行单向、双向或多向连线选择控制； 可编程IO端口：由三态器件进行控制；

FPGA设计特点

根据系统设计对单元数量的需求选择集成器件，通常采用单片设计实现系统设计； 选用集成块内的可编程单元数量通常多于设计需求，设计优化目标主要体现在速度和频率上； 运算速度主要由连线延迟决定，每个单元的延迟（单元及相应连线延迟）可作为延迟的基本单元，设计优化的目标应以减少路径上的单元数量为主。

可编程逻辑单元可实现任意4输入单输出逻辑（可以通过运算表达进行设置），在设计时应以此为基本单元考虑优化措施。

基于FPGA的设计

每个单元都使用寄存器控制输出，确保设计能够实现最高频率； 将设计分解为4输入单元，减少中间连线，缩短运算时间；

多输入或门设计

以4输入单元为基础进行；

二进制译码器设计

以4位译码器和4输入与门阵列为单元进行设计；

加法器基本单元

通过对输入端进行合并，可以表现为4种基本运算单元； 需要对不同单元的不同输出设定输出方程；

加法单元的应用 LSB+1加法器

符号数转换器：原码—补码 常数加法器

串行加法器设计

全串行设计：只将前2级合并，后面使用全加器；

并-串设计：先进行2位全并行相加，再进行串行相加；

累加器设计

采用不同串行加法器的设计分析

课程设计

采用FPGA单元按照乘-累加方式设计8位乘法器，分析不同单元采用对设计的影响。

采用FPGA单元实现8位数值比较器的设计，分析使用单元的数量和运算时间，写出各FPGA单元的输出方程。

教材参考章节： 第9章：9.5、9.6

第21次课 (7-1)

第七章 时序控制设计

组合设计与时序设计的区分

组合设计：利用器件单元的组合实现真值表表达的逻辑，追求低成本、高速度、低功耗； 时序设计：根据从系统状态或外部指令获取的信息，对数据的流动及运算的时间顺序进行控制，追求高频率与高效率。

时序控制概述

数字信号特点：输入状态的变化离散发生，在一段时间内状态保持稳定； 组合设计希望实现输入状态与输出状态的对应； 由于器件单元的时间延迟，输出状态的稳定时段与输入状态不一定对应，需要考虑对输出数据采样时刻的控制；

当器件单元中存在不同延迟路径时，输出会出现不稳定时段，其稳定时段小于输入状态的稳定时段；若输入变化过快（频率过高），输入状态的稳定时段小于输出的不稳定时段，则无法得到稳定的输出；因此需要考虑对输入数据的变化时刻进行控制。

寄存器控制

引入特定控制器件对系统中的数据流动进行控制； 寄存器仅在时钟信号触发时刻传输数据，对其输入起到控制采样时刻的作用，对其输出起到控制数据变化的作用，可以实现时序控制的要求；

输入控制：不接收不稳定的混乱数据，等待数据状态稳定，再进行可靠的数据采集； 输出控制：保持输出状态不变，直到新的可靠数据投放时刻；

流水设计

在组合设计中，延迟路径越长，则数据采集和投放的周期相应增加：

数据变化频率随延迟路径增长而下降；

电路单元的有效运算时间比例随延迟路径增长而下降； 将组合路径按延迟时间段进行分割，以寄存器作为数据传输的隔离缓冲，则效率和频率都能得到有效提高。

同步状态机

复杂系统中存在不同运算途径，需要根据具体情况对数据的路径和运算进行安排；

同步状态机作为控制处理器，收集系统各部分状态信息，根据外部指令要求，对各寄存器和运算单元进行控制，形成同步系统，能够更有效组织运算。

寄存器结构原理

基本要求：能够保持输出状态，不受输入变化的影响； 能够在输入影响下，在特定时刻改变输出状态；

双稳态器件：2个反相器环接构成，通过正反馈保持数据； 缺乏输入端，无法设置及改变输出状态；

SR锁存器：通过将反相器改为或非门/与非门，加入设置状态和改变状态的手段； 在输入端上加高电平，可以实现状态设置：S 置1 R 置0 从设置脉冲加入，到稳定输出状态产生，需要一定的延迟时间；

需要限制最小脉冲宽度，否则会导致亚稳态：状态容易因干扰而破坏；

同步SR锁存器：在SR锁存器的输入端加上与门开关，确保状态稳定输出期间不受干扰； 控制C的变化可能会影响到设置脉冲的有效宽度；

C为1的时段中，输入信号需要满足保持时间和建立时间的限制；

教材参考章节： 第7章：7.1、7.2 第8章：8.2

第22次课 (7-2)

D锁存器：将S端和R端反相合并为D输入端，使D的任何状态都成为设置状态； 在C=1的时段中，有效消除亚稳态出现的可能：始终处于强制状态设置； 但还是需要满足建立时间限制：在C变为0之前，状态需要稳定。 输出状态的变化因素：C从0变化到1时，或C=1而D发生变化时；

锁存器的应用

能够实现数据存储、数据保持 SRAM中的存储单元 键盘数据保持 总线数据保持

D触发器：主从结构，将2个D锁存器级联，控制端反相连接，称为时钟端口； 由于控制端反相，数据传递被隔离，输入状态变化不能直接影响输出； C=0时，主锁存接收输入，建立状态；从锁存保持状态，不受前级影响；

C=1时，主锁存保持状态，不接收输入；从锁存接收前级状态，形成新的输出； 理想结果：输出状态仅在时钟上升沿（触发时刻）改变； 实际结果：触发时刻前，主锁存器需要满足建立时间限制；

触发时刻后，从锁存器需要传输时间将前级状态变为自己的输出； 时间窗口：触发时刻前后，输入状态必须保持稳定，不能变化（实际为主锁存的

建立时间段）

寄存器特征方程：表达触发后状态（函数）与触发前输入及状态的关系；

寄存器的阵列应用

并行连接：对并行数据进行传输控制；

串行连接：构成移位寄存器，对串行数据形成缓冲接收；

寄存器状态变化的控制

清零端的加入：寄存器内容清楚，状态复位；

使能端的加入：在触发时保持状态不变或接受改变； T触发器：实现状态翻转控制或状态保持

JK触发器：多功能器件，可以实现翻转、保持、置数

同步系统中的时序控制

影响时钟周期的因素：寄存器延迟、组合运算延迟、建立时间 建立时间容限、保持时间容限 组合设计切割的均衡性 频率与成本的权衡

时钟偏斜问题：时钟的传递驱动、时钟树缓冲设计 连线和器件负载的平衡布局

严禁直接对时钟信号进行组合控制

教材参考章节： 第7章：7.2

第8章：8.2、8.7、8.8

第23次课 (7-3 )

同步系统的设计

同步系统中，所有寄存器受同一时钟信号控制； 设计中，组合延迟时间对时钟频率起到决定性作用；

为了提高系统的设计效率，需要考虑组合单元规模的大小，需要平衡各类单元的延迟，也需要考虑寄存器加入成本的问题。

同步系统中的乘法器

组合延迟直接影响同步系统的时钟频率；

若直接使用组合乘法器作为整体器件，则时钟频率非常低； 将乘法器运算分割为延迟时间大致相等的若干段，则可以提高时钟频率，加快数据的投入，但需要增加大量寄存器成本，同时需要考虑输入和输出间的时钟周期差别；

在估算好时钟周期差别后，也可以不设置寄存器，将输入投放后，等待若干时钟周期再去提取输出；这样可以节约成本，但数据的投放效率会降低（需要考虑最短延迟和最长延迟之间的差距：等待的时钟周期按照最长时间延迟计算，而数据的投放频率则需要考虑延迟的差距：不稳定输出的时间段）；

为了缩短不稳定输出的时间段，可以考虑分段添加缓冲，对短延迟路径进行补偿，使不同路径的延迟趋于一致。这种设计称为波段流水设计。

同步系统中的存储器

从存储器中取数，需要先经过译码器译码，然后再由数据选择器选择汇总输出，其时间延迟与存储器的规模有关；

为了与运算器的延迟时间保持一致，直接向运算器提供数据的存储器规模不能过大； 因此需要对存储器进行分级管理，分别建立高速缓存、内存、外存，高速缓存采用单时钟存取方式，而在不同级别存储器之间则采用多时钟存取方式。

异步输入的同步化问题

数字系统通过寄存器在触发时刻接收数据；

外界信号变化时刻不受本地时钟控制：可能丢失、可能导致亚稳态； 外界数据变化频率越高，问题越严重；

数据缓存接收方案

先将数据接收到缓存区：

对外部同步系统，利用外部时钟接收；

对非同步系统，利用变化检测产生接收时钟； 待缓存区数据稳定后，向本地系统发送通知信号；

通知信号对本地接收系统作为使能信号，保障在数据接收时，数据状态稳定；

通知信号的脉冲检测问题

直接使用通知信号作为使能信号，则存在以下问题：

若脉冲过宽，覆盖多个时钟窗口，则可能导致同一组数据被重复接收； 若脉冲过窄，错过时钟窗口，则可能导致该组数据丢失；

典型解决方法需要保障使能信号覆盖一个时钟窗口且只覆盖一个时钟窗口： 对于低频宽脉冲通知信号，可以用状态机对通知信号上升沿进行检测，产生一个时钟周期的使能信号，并用该使能信号反馈清除缓存数据和通知信号； 对于高频窄脉冲通知信号，则需要先用锁存器将通知信号延长到足够宽度，再使用上升沿检测器进行处理；

满足条件的使能信号可以作为复位信号返回给缓存系统，清楚已传输信号和通知信号。

同步错误的可能 然而，由于通知信号相对于本地系统任然是异步信号，其上升沿变化有可能落入本地时钟窗口中，导致输出的使能信号不稳定（亚稳态），这种不稳定可能导致错误的复位信号发出，但本地系统并未接收到数据。这种错误称为同步错误。

为了减少同步错误，需要将可能不稳定的使能信号再送入同步器中进行同步处理。

通过对使能信号中发生亚稳态的情况进行分析，可以看出，设置同步器后，只要亚稳态持续状态在下一个时钟窗口前消除，同步错误就可以避免。

为此，设定亚稳态容限时间，分析与该时间相关的因素，并由此改进设计，降低同步错误出现的概率（从理论上分析，同步错误的完全消除是不可能的）： 选用建立时间更短的寄存器；

采用寄存器级联，减小其中的组合运算时间，同时通过概率乘积减小概率； 利用分频器扩大同步器的时钟周期。

课程设计

目前典型的同步系统主要分为两类：冯诺曼系统和哈佛系统。请查找相应资料，综述这两类系统的典型结构特点：处理器、总线控制、数据存储、指令系统、应用范围等。

教材参考章节： 第8章：8.6--8.9

第24次课 (8-1)

第八章 同步状态机设计

有限状态机FSM

在同步系统中用做信号检测和控制信号发布，常用于设计信号检测器和信号发生器。

状态机结构

状态存储器：寄存器或寄存器阵列用于信息和状态的保存；

其输入为激励、输出为当前状态、输入输出关系由特征方程表现； 在触发时刻将触发前的稳定激励转变为触发后的状态输出（次态）； 激励逻辑（次态逻辑）：组合逻辑，根据当前状态和输入信号，为状态存储器提供激励信

号（次态信号）；

输出逻辑：组合逻辑，根据当前状态和输入信号，产生状态机对外输出；

状态机表达与分类

根据状态存储器的构成方式，可以分为同步状态机和异步状态机； 根据激励逻辑与输入的关系，可以分为信号检测器和信号发生器； 根据输出逻辑与输入的关系，可以分为Mealy机和Moore机；

状态机中的变量可以分为输入变量与状态变量； 激励逻辑和输出逻辑均为组合逻辑，可以采用真值表或卡诺图、逻辑运算方程等形式表达； 状态存储器可以采用特征方程或特征表表达；将激励方程代入到特征方程中，则可以将次态表现为变量的函数，构成状态转移函数，采用表格或方程形式表达； 对整个状态机的状态及转换条件，可以采用状态转移图表达。

有限状态机的分析 由逻辑图出发：

先确定状态机的变量数量（输入数量和寄存器数量）； 然后根据逻辑图写出组合方程： 输出方程（输出与变量的关系）、激励方程（寄存器输入与变量的关系）； 将激励方程代入寄存器特征方程，得到状态转移方程； 由状态转移方程，画出状态转移图：

根据状态变量数，确定状态数量，画出状态圈；

对每个状态，用箭头线标记其转移状态，并在线上用输入变量表达其转移条件； （转移到自己的可以不画箭头线，无条件转移的可以不标记转移条件）

对输出进行标记：

Moore机输出只与状态相关，标记于状态圈内；

Mealy机输出与状态和输入相关，标记于相应状态发出的箭头线上；

例1：对Moore机的分析：对教材例题进行改动，取消输出与输入的关联； 方程的写出；

由方程到表格的转换； 状态命名与状态表

状态转移图：完成表达与简化表达的对比；

例2：对Mealy机的分析：使用教材例题 Moore输出与Mealy输出对比：

在表格表达上的差异；

在转移图上的差异；

波形图上确定输出的方式；

例3：对T触发器的分析：将教材例题进行触发器置换

将激励方程代入特征方程，得到转移方程，然后得到转移表；

例4：对JK触发器的分析：将教材例题进行触发器置换 将激励方程直接代入转移表；

教材参考章节： 第7章：7.3

第25次课 (8-2 )

有限状态机设计过程

先根据输入输出关系确定所需状态的数量并命名； 根据任务要求，确定状态转移图； 对状态进行编码，确定转移/输出表；

由转移表得到激励表，并由此得到优化的激励方程和输出方程； 画出逻辑图；

计数器与序列信号发生器设计

计数器基本概念

若干状态形成无条件转移循环； 最后一个状态产生有效输出； 最简单的序列信号发生器；

模5计数器设计

状态转移图与状态/输出表； 状态编码：

根据状态数量确定状态变量数量：通常采用最短编码 采用顺序编码方式： 二进制编码 格雷码 根据状态编码和状态转移图，得到转移表； 转移表中未用状态的处理：

最小成本设计：转移为无关； 最小风险设计：转移为初始状态； 将转移表转换为激励表，写出激励方程；

最小风险设计：从方程到逻辑图；

最小成本设计：从方程回到转移表，对风险进行检测：自启动检测 是否存在无效状态循环；

若有，则需将循环中某状态的转移指定为某有效状态，打断无效循环；

对计数器的控制：清零与使能

根据输入的不同情况，得到不同的转移表；

将转移量分离，将输入变量填入转移表中，通过优化得到激励方程；

直接画出转移列表，再通过列表直接得到相关转移表，通过优化得到激励方程；

直接针对触发器的清零设计

同步清零：由触发器D输入端送入清零信号，待时钟触发时清零；

异步清零：直接在从锁存器中添加置0端，一旦置零信号出现，立刻清零，不等待触发；

对输出的控制

Moore机：输出只与状态有关，与输入控制无关； Mealy机：输入直接对输出进行控制，修改输出方程；

序列信号发生器

以计数器状态循环为基础，附加输出组合逻辑； 根据序列周期长度，设置计数器的模；

根据需要的序列，对每个状态附加输出，构成输出表，得到输出方程；

课程设计：

时钟显示设计：设输入时钟信号为1Hz方波，利用7段显示器表达小时、分、秒的周期性显示，并考虑设置闹钟定时功能。使用基本器件完成相关时序和组合设计。

教材参考章节： 第7章：7.4、7.6 第8章：8.4

第26次课 (8-3 )

序列信号检测器设计

对输入信号进行连续检测，当发现特定检测序列后，产生有效输出，并回归初始态；

前面提到的上升沿检测、教材上的组合锁例题都属于这类器件；

可用于网络传输的同步定位、文件起始与终止表达、特定信息传递、救援信号检测等。

例：对1011序列的Moore检测

状态设置

根据序列表达的不同长度设置状态： 从初始态开始；每次有效检测进入一个新的状态；每个不同的有效态采用不同的字符命名表达；对于Moore检测，N位序列需要设置N+1个状态； 例： 0字符态（初始）、1字符态、2字符态、3字符态、4字符态… -- 1 10 101 1011 S0 S1 S2 S3 S4

状态有效转移

从初态开始，为每个状态设置转移线： 为每条转移线标记转移条件；

状态无效转移

对每个状态分析缺失条件可能导致的转移：

采用从高位逐位减少分析法，确定其最近的可能转移状态。 将所有转移条件相加，结果应该为1；避免漏掉转移；

状态转移表

以状态和输入为变量，表达转移状态和输出； 表后可以列出各状态的含义；

Mealy机的输出列于表中；Moore机的输出列于状态之后；

状态编码

根据状态数量选择最短编码赋值；

初始态应便于设置：通常采用全0表达； 相邻的状态应尽量使用相邻的编码；

当多个状态与同一个状态相邻时，应根据转移的频率考虑编码；

转移输出表

变量较少时，可以根据根据状态转移图/表直接得到转移输出表；

变量较多时，可以将输入变量与状态变量分离，通过转移列表得到转移表； 对转移输出表化简，得到激励方程和输出方程；

对输出和转移的不同设置

保持输出，直到接收到复位控制信号：在设计中产生的变化；

Mealy型输出：少设置一个状态，提前产生输出，可能存在的风险；

产生输出之后的设计选择

返回初始态：此过程会漏掉1次检测；

连续检测：将产生输出后的第1次检测作为新检测的第1位；不一定回归初始态； 重叠检测：将产生输出后的第1次检测与前面的检测合并，决定新的转移状态；

对于相同序列检测，不同设计之间的区分仅在于最后状态的转移。

教材参考章节： 第7章：7.4、7.6 第8章：8.5

第27次课 (8-4)

多序列检测设计

方法与前述完全相同；

有效状态增加，有效转移增加；

例：对2种序列的Moore检测 1011，0101

初始态 1字符态 2字符态 3字符态 … -- 1，0 10，11 101，010

状态的意义与等价性

利用Moore检测的最后2个状态的转移，说明状态等价的含义和状态化简的意义： 状态的意义：决定当前输出和下步转移

等价状态定义： 当前输出相同、下步转移目标及条件相同 等价状态意义相同，可以合并；

状态合并可以减少状态数量，可能得到成本的优化；

简单状态机设计

教材例题：对A端口的00、11进行Moore检测；做可重叠检测，并利用B保持输出；

状态设置

例：对2种序列的Moore检测 00，11

初始态 1字符态 2字符态 -- 0，1 00，11

共5个状态；

状态等效性分析

回归初始态分析、连续序列检测分析：2字符态等效 重叠序列检测分析：2字符态不等效

保持输出的条件分析 新状态的引入； 等效性的判断； 最终只有5个状态；

采用状态表进行分析

移位寄存器型计数器的结构和应用

基本结构

在串入并出型移位寄存器基础上添加反馈逻辑，形成对串入口的激励。 以左移模式的74194为例，介绍外部端口连接和状态转换图分析特点。

环形计数器

反馈：最高位直接反馈

状态特点：独热码表达 顺序脉冲发生器

问题：需要进行初始状态设置（需要使用复杂触发器）、存在多个无效循环（风险大）、状态利用率低；

解决方案：设置自启动反馈逻辑：检测除MSB外的状态变量：有1置0，无1置1（NOR运算）；

扭环计数器

反馈：最高位反相反馈

状态特点：每次只有1位变化（低功耗），占空比50%（标准方波）； 问题：需要进行初始状态设置（需要使用复杂触发器）、存在多个无效循环（风险大）、状态利用率较低；

解决方案：自启动措施 利用置数功能，将无效循环状态导入有效循环

线性反馈移位寄存器计数器：LFSR计数器 反馈：使用偶数个状态进行奇校验反馈 状态特点：状态变化形成伪随机码。 问题：全0状态为无效循环，存在风险；

解决方案：检测除MSB外的状态变量：有1置0，无1置1（NOR运算）；再将该设置与原反馈设置进行XOR，形成新的反馈设置。 伪随机码的应用：频率调制、信息加密。

序列信号发生器设计

最后介绍采用移位寄存器型计数器设计序列信号发生器的主要设计思想：在移位寄存器中移动的必定为周期序列中的一段、状态不能出现重复。根据上述特点进行状态转移设置：反馈逻辑设置。

教材参考章节： 第8章：8.5

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